國內(nèi)最早推廣VERILOG設(shè)計方法，有豐富工程實(shí)踐經(jīng)驗(yàn)，曾獲得包括國家發(fā)明二等獎在內(nèi)的多項(xiàng)國家級獎勵，是業(yè)界公認(rèn)的大師。 夏宇聞老師為VERILOG設(shè)計方法在中國的推廣和應(yīng)用做了大量工作，曾編寫和翻譯的著作有《Verilog 數(shù)字系統(tǒng)設(shè)計教程》、《Verilog HDL 數(shù)字設(shè)計與綜合》、《SystemVerilog 驗(yàn)證方法學(xué)》和《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計》等，為VERILOG設(shè)計方法在中國的推廣和發(fā)展作出了卓越的貢獻(xiàn)。夏老師嚴(yán)謹(jǐn)負(fù)責(zé)，離休后仍貢獻(xiàn)余熱，擔(dān)任北京至芯FPGA培訓(xùn)中心顧問。
標(biāo)簽：
夏宇聞
verilog
邏輯設(shè)計
上傳時間：
2015-10-22
上傳用戶：xlrenxuanwei
