深入淺出AVR單片機思路清晰，以AVR單片機為載體，介紹了初學單片機所必須掌握的專業知識。書中語言嚴謹但不乏幽默風趣，配以大量的照片、圖示和實例程序，使讀者在愉悅中完成專業知識的學習，并培養了學習嵌入式系統的興趣。本書在講述AVR單片機的同時，更注重于對讀者學習和設計能力的啟發、培養，幫助他們養成“從實踐中來，到實踐中去”的科學方法論，為進一步的學習創造了基礎。 本書講述淺顯、內容豐富、編排合理、實例詳盡。首先介紹了如何閱讀器件資料的方法，然后熟悉ICCAVR集成開發環境并搭建實驗開發裝置，接著從實際應用出發，啟發式地介紹AVR單片機的常用資源和對應軟件方法，最后較為全面地補充了從事嵌入式系統開發要擴展的軟件知識。 第1篇 Are you ready？ 第1章 學會閱讀Datasheet 1.1 如何閱讀PDF文件，如何獲得Datasheet文件 1.2 Datasheet告訴我們些什么 1.3 如何看懂AVR的Datasheet 1.4 如何得到幫助 1.5 匯編語言執行時間的計算方法 1.6 ATmega48/88/168常用熔絲的作用及其配置方法 1.7 對誤燒寫為外部時鐘模式的解鎖方法 實例1 閱讀74HC595 Datasheet 第2章 深入開發環境 2.1 認識ICC編譯環境 2.2 事半功倍的代碼生成器 2.3 ICC之不得不說的故事 2.4 AVR最小系統和下載線DIY 實例2 AVR最小系統DIY第2篇 Let\'s go！ 第3章 從跑馬燈開始 3.1 輸入/輸出界面 3.1.1 單片機的輸入/輸出設備——引腳 3.1.2 “芯”里有數——數碼管顯示 3.1.3 單片機的輸入/輸出設備——從按鍵到鍵盤 3.2 用ATmega48/88/168單片機端口驅動數碼管 3.3 操縱ATmega48/88/168單片機端口 3.4 端口內建上拉電阻的使用 3.5 端口位操作 實例3 跑馬燈 實例4 數碼管的顯示（上） 實例5 數碼管的顯示（下） 實例6 矩陣鍵盤 第4章 對不起接個電話 4.1 十萬火急——中斷 4.2 中斷的特性 4.3 使用中斷時的注意事項 4.4 ATmega48/88/168單片機有哪些中斷源 4.5 如何編寫一個中斷的服務程序代碼 4.6 ATmega48/88/168單片機中斷的開關控制 4.7 ATmega48/88/168中斷標志位 4.8 ATmega48/88/168中斷優先級 4.9 ATmega48/88/168單片機中斷向量 4.10 中斷與查詢之爭 4.11 用查詢方式響應外設中斷 4.12 中斷誤觸發 4.13 前后臺與原子操作 實例7 中斷喚醒的鍵盤掃描 實例8 旋轉編碼器 第5章 一秒究竟有多長 5.1 單片機與時間 5.2 軟件延時 5.3 不需要加載的“自由計時器” 5.4 通過重加載控制定時中斷周期 5.5 使用代碼生成器生成定時器1初始化代碼 5.6 定時器的其他工作模式 5.7 PWM波及其應用簡介 5.8 人類能看懂的電子時鐘——實時時鐘簡介 實例9 閃爍的燈 實例10 漸明漸暗的燈 實例11 復雜閃爍控制 第6章 電量低 6.1 從猜數游戲到A/D轉換器 6.2 ATmega48/88/168的A/D轉換器 6.3 ATmega48/88/168單片機中與A/D相關的引腳 6.4 ATmega48/88/168單片機中與A/D相關的寄存器 6.5 使用A/D時需要注意些什么 6.6 怎樣知道A/D轉換完成 6.7 讀取A/D的轉換結果 6.8 使用代碼生成器生成ADC初始化代碼 6.9 書寫具有工程結構的初始化代碼 6.10 電量計原理概述 …… 第7章 正在過收費站 第8章 包裝的學問 第9章 傻孩子求職記 第10章 MISSION UPDATE第3篇 Code Name C 第11章 朝花夕拾 第12章 指針都是紙老虎 第13章 來自身邊的啟示 第14章 初識嵌入式系統
上傳時間： 2014-05-05
上傳用戶：佳期如夢
FPGA 設計人員在滿足關鍵時序余量的同時力爭實現更高性能，在這種情況下，存儲器接口的設計是一個一向構成艱難而耗時的挑戰。Xilinx FPGA 提供 I/O 模塊和邏輯資源，從而使接口設計變得更簡單、更可
上傳時間： 2013-10-15
上傳用戶：ecooo
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-10-20
上傳用戶：lingfei
FPGA 設計人員在滿足關鍵時序余量的同時力爭實現更高性能，在這種情況下，存儲器接口的設計是一個一向構成艱難而耗時的挑戰。Xilinx FPGA 提供 I/O 模塊和邏輯資源，從而使接口設計變得更簡單、更可
上傳時間： 2013-11-06
上傳用戶：372825274
在集成電路內建自測試的過程中，電路的測試功耗通常顯著高于正常模式產生的功耗，因此低功耗內建自測試技術已成為當前的一個研究熱點。為了減少被測電路內部節點的開關翻轉活動率，研究了一種隨機單輸入跳變（Random Single Input Change，RSIC）測試向量生成器的設計方案，利用VHDL語言描述了內建自測試結構中的測試向量生成模塊，進行了計算機模擬仿真并用FPGA（EP1C6Q240C8）加以硬件實現。實驗結果證實了這種內建自測試原理電路的正確性和有效性。
上傳時間： 2013-10-08
上傳用戶：llwap
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
C語言編譯器的設計與實現 我們設計的編譯程序涉及到編譯五個階段中的三個，即詞法分析器、語法分析器和中間代碼生成器。編譯程序的輸出結果包括詞法分析后的二元式序列、變量名表、狀態棧分析過程顯示及四元式序列程序，整個編譯程序分為三部分： (1) 詞法分析部分 (2) 語法分析處理及四元式生成部分 (3) 輸出顯示部分
上傳時間： 2015-01-10
上傳用戶：1583060504
基于TCP/IP協議的網絡入侵檢測系統是在Linux平臺下，充分利用Linux的網絡特性來設計的網絡安全防御系統的一部分。在完全理解TCP/IP通訊協議的基礎上來開發基于網絡的入侵檢測系統，它主要包括以下幾個部分：數據包攔截器，數據包分析器，數據包生成器，遠程通訊控制模塊，集中管理模塊等。 關鍵字：入侵檢測系統，網絡安全，協議分析，網絡入侵檢測系統
上傳時間： 2015-01-12
上傳用戶：xuanchangri
一次一密系統，用戶進入系統的密碼均為一次性。用一次做廢，算法也包括了一個隨機數生成器
標簽：
上傳時間： 2015-02-11
上傳用戶：fandeshun
企業進銷存管理 說明 1、建立SQl Server 2000數據庫,進入pb8.0進行odbC設置，（名稱：jxc 用戶名：sa 密碼：無）2、執行sql.txt中的腳本，自動創建表。3、運行程序，可進行導入數據，內有部分測試數據。4、reg.exe為注冊碼生成器。
上傳時間： 2015-03-14
上傳用戶：zycidjl
