基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時序關(guān)系 9.1.2 流程圖的設(shè)計 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測模塊的詳細(xì)描述及仿真 9.1.8 計數(shù)模塊的詳細(xì)描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實現(xiàn) 9.1.11 關(guān)于電路設(shè)計中常用的幾個有關(guān)名詞
標(biāo)簽： Verilog-HDL 9.1 功能描述
上傳時間： 2015-09-16
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計的思路與流程 9.2.3 LCD顯示單元的硬件實現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環(huán)語句的使用方法 9.2.7 二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的硬件實現(xiàn) 9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實現(xiàn) 9.2.10 編譯指令-"文件包含"處理的使用方法
標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元
上傳時間： 2014-06-23
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 9.3.1 脈沖計數(shù)器的工作原理 9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計數(shù)器的Verilog-HDL描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計數(shù)器的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路
上傳時間： 2013-12-14
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計的工作原理 9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 9.4.4 while循環(huán)語句的使用方法 9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.4.6 頻率計的Verilog-HDL描述 9.4.7 頻率計的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率
上傳時間： 2013-12-01
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 9.5.4 forever循環(huán)語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標(biāo)信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現(xiàn) 9.5.9 周期測量模塊的設(shè)計與實現(xiàn)之二 9.5.10 改進(jìn)型周期計的Verilog-HDL描述 9.5.11 改進(jìn)型周期計的硬件實現(xiàn) 9.5.12 兩種周期計的對比
標(biāo)簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標(biāo)信號發(fā)生模塊的設(shè)計與實現(xiàn) 9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動的硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動 9.7 硬件電路
上傳時間： 2014-01-23
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.4 單個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn) 9.8.5 多個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn)
標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
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利用LMS算法仿真了各種線性預(yù)測濾波器,并證明的該算法效率很高,能節(jié)省硬件資源.
上傳時間： 2013-12-21
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利用最陡下降法仿真實現(xiàn)了自適應(yīng)濾波均衡器,該方法用硬件能方便實現(xiàn).
標(biāo)簽： 仿真實現(xiàn) 自適應(yīng)濾波 均衡器 硬件
上傳時間： 2015-09-16
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