主要用于在線分析dsp目標代碼的調試信息。DSP平臺下用CCS調試源代碼時，很不方便，可以通過調用提供的函數后通過網絡獲得調試信息
標簽： dsp DSP CCS 調試
上傳時間： 2016-02-12
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ccs的輪廓追蹤算法 用與c5400.嵌入式數字信號處理器DSP
標簽： 5400 ccs DSP 輪廓
上傳時間： 2013-12-08
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用protel 畫的DSP控制系統主控板,全是手動布線
標簽： protel DSP 控制系統 主控
上傳時間： 2013-12-30
上傳用戶：epson850
利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒／分／時的依次顯示并正確計數； 2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位； 3. 定時鬧鐘：實現整點報時，又揚聲器發出報時聲音； 4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整； 5. 利用多余兩位數碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能： 1. 鬧鐘只是整點報時，不能手動設置報時時間，遺憾之一； 2. 秒表不能向秒進位，也就是最多只能記時100ms； 3. 秒表暫停記錄數據后不能在原有基礎上繼續計時，而是復位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽： CPLD VHDL 芯片 時鐘源
上傳時間： 2014-01-02
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dsp卷積處理算法。用C語言在DSP中實現卷積運算!
標簽： dsp DSP 卷積 C語言
上傳時間： 2013-11-28
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SmaRTclock Silicon labs Real Time Clock 實現
標簽： SmaRTclock Silicon Clock Real
上傳時間： 2013-12-20
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使用Silicon Labs C8051f300 實現PWM
標簽： C8051f300 Silicon Labs PWM
上傳時間： 2016-03-03
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使用應廣PDK82C13 來實現8顆CPU的處理
標簽： PDK 82C C13 CPU
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針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設計, 分析了通用WDM總線驅動程序的開發。采用Verilog HDL 用CPLD 設計控制時序實現了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅動程序采用DriverWorks 和Windows 驅動開發包DDK 進行開發, 具有很好的通用性和可移植性。
標簽： Verilog 9054 CPCI CPLD
上傳時間： 2013-12-24
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1,這是一個標準的I2C程序源程序. 2,可以運用到寫I2C器件和設備. 3,可以作為學習之用.
標簽： I2C 標準 器件 程序
上傳時間： 2014-12-02
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