TCP_IP 協(xié)議棧 For MSP-430.
標(biāo)簽: TCP_IP For 430 MSP
上傳時(shí)間: 2013-12-20
上傳用戶:bibirnovis
實(shí)現(xiàn)髮送信息,簡(jiǎn)單 初學(xué)
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上傳時(shí)間: 2013-12-01
上傳用戶:凌云御清風(fēng)
用DSP實(shí)現(xiàn)語(yǔ)音的采集和存儲(chǔ)顯示的程序!很經(jīng)典!適合DM643的開發(fā)板
標(biāo)簽: DSP 643 DM 語(yǔ)音
上傳時(shí)間: 2013-12-30
上傳用戶:腳趾頭
verilog實(shí)現(xiàn)算術(shù)運(yùn)算後利用7段顯示器將結(jié)果輸出
上傳時(shí)間: 2014-01-05
上傳用戶:牛布牛
用DSP進(jìn)行PWM調(diào)投制,用事件管理器的定時(shí)器,的比較寄存器,周期寄存器,控制寄存器
標(biāo)簽: DSP PWM 寄存器 管理器
上傳時(shí)間: 2013-11-28
上傳用戶:wanqunsheng
實(shí)時(shí)電話計(jì)費(fèi)系統(tǒng)是企業(yè)、事業(yè)單位信息管理的一個(gè)重要組成部分。介紹了一種用FPGA 器件實(shí)現(xiàn)電話計(jì)費(fèi)系統(tǒng) 的方法, 并給出了設(shè)計(jì)框圖和詳細(xì)設(shè)計(jì)過(guò)程, 設(shè)計(jì)采用Verilog_HDL 硬件語(yǔ)言。
標(biāo)簽: Verilog_HDL FPGA 電話 計(jì)費(fèi)系統(tǒng)
上傳時(shí)間: 2016-08-24
上傳用戶:lanhuaying
使用Verilog HDL 實(shí)現(xiàn)AES硬體加解密
標(biāo)簽: Verilog HDL AES 加解密
上傳時(shí)間: 2016-08-25
上傳用戶:gdgzhym
用DSP實(shí)現(xiàn)的小波神經(jīng)網(wǎng)絡(luò)進(jìn)行圖象識(shí)別編程,希望對(duì)大家有用!
標(biāo)簽: DSP 小波神經(jīng)網(wǎng)絡(luò) 圖象 家
上傳時(shí)間: 2016-09-01
上傳用戶:chenbhdt
用DSP進(jìn)行mp3解壓縮的算法原程序,用的著的朋友參考一下吧,呵呵!
標(biāo)簽: DSP mp3 解壓 算法
上傳用戶:tfyt
用DSP實(shí)現(xiàn)對(duì)4*4LED的控制程序,本程序已經(jīng)在TMS320F2812上調(diào)試成功。
標(biāo)簽: DSP LED 控制 程序
上傳時(shí)間: 2014-01-20
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