包含全7步！講解明晰！是非常好的指導(dǎo)資料！！ 值得一看，推薦下，呵呵
標(biāo)簽： linux 嵌入式
上傳時(shí)間： 2013-04-24
上傳用戶：dyy618
步進(jìn)電機(jī)驅(qū)動(dòng)講解，詳細(xì)介紹了步進(jìn)電機(jī)的驅(qū)動(dòng)原理。
標(biāo)簽： 步進(jìn)電機(jī)驅(qū)動(dòng)
上傳時(shí)間： 2013-05-31
上傳用戶：zaizaibang
異步FIFO是用來適配不同時(shí)鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計(jì)的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點(diǎn)，使得整個(gè)系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫時(shí)鐘頻率漂移達(dá)到正負(fù)300PPM的惡劣環(huán)境。并且由于采用了模塊化結(jié)構(gòu)，使得系統(tǒng)具有良好的可擴(kuò)充性。
標(biāo)簽： FIFO GRAY RAM 適配
上傳時(shí)間： 2013-08-08
上傳用戶：13817753084
使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫
上傳時(shí)間： 2013-08-12
上傳用戶：ljt101007
】本文介紹了一個(gè)使用單片機(jī)和CPLD聯(lián)合控制步進(jìn)電機(jī)的方案。首先闡明步進(jìn)電機(jī)的工作原理及控制方法，然后\r\n提出了系統(tǒng)的軟硬件設(shè)計(jì)框架，詳細(xì)討論了單片機(jī)和CPLD的邏輯接口問題和交換數(shù)據(jù)的協(xié)議，以及用狀態(tài)機(jī)來設(shè)計(jì)脈沖分配器\r\n的方法。
標(biāo)簽： CPLD 用單片機(jī) 控制 步進(jìn)電機(jī)
上傳時(shí)間： 2013-08-14
上傳用戶：y13567890
一篇關(guān)于FIFO設(shè)計(jì)以及FPGA設(shè)計(jì)的文章
標(biāo)簽： FIFO FPGA
上傳時(shí)間： 2013-08-19
上傳用戶：ainimao
控制三相步進(jìn)電機(jī)及光電編碼器的采集,當(dāng)電機(jī)停止時(shí),保證三相里面只有一相相通,防止停止時(shí)電流過大.
標(biāo)簽： 控制 三相 光電編碼器 步進(jìn)電機(jī)
上傳時(shí)間： 2013-08-20
上傳用戶：wdq1111
為了滿足寬頻段、細(xì)步進(jìn)頻率綜合器的工程需求，對(duì)基于多環(huán)鎖相的頻率合成器進(jìn)行了分析和研究。在對(duì)比傳統(tǒng)單環(huán)鎖相技術(shù)基礎(chǔ)上，介紹了采用DDS+PLL多環(huán)技術(shù)實(shí)現(xiàn)寬帶細(xì)步進(jìn)頻綜，輸出頻段10~13 GHz，頻率步進(jìn)10 kHz，相位噪聲達(dá)到-92 dBc/Hz@1 kHz，雜散抑制達(dá)到-68 dBc，滿足實(shí)際工程應(yīng)用需求。
標(biāo)簽： 鎖相 寬帶 合成器 步進(jìn)頻率
上傳時(shí)間： 2013-10-12
上傳用戶：Late_Li
通過單個(gè)加速度計(jì)增強(qiáng)計(jì)步器的性能
標(biāo)簽： 加速度計(jì) 計(jì)步器 性能
上傳時(shí)間： 2013-10-17
上傳用戶：jcljkh
數(shù)控步進(jìn)可調(diào)電源
標(biāo)簽： 數(shù)控 步進(jìn) 直流穩(wěn)壓 電源電路圖
上傳時(shí)間： 2013-11-13
上傳用戶：macarco
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