GPS技術(shù)在導航、定位及精確打擊等方面產(chǎn)生了重要影響，已經(jīng)廣泛地應(yīng)用在各種武器平臺上。但是，在干擾環(huán)境下也顯現(xiàn)出許多問題。由于其到達地球表面的信號極其微弱(-160dBW)，在現(xiàn)在復(fù)雜的電磁環(huán)境中容易受到干擾，尤其是C/A碼信號更易受到干擾，并且隨著導航戰(zhàn)的發(fā)展對GPS的抗干擾已成為爭取導航資源的有效措施。因此，研究干擾環(huán)境下的GPS接收機設(shè)計具有重要意義。 本文首先簡要介紹了GPS信號的結(jié)構(gòu)及構(gòu)成，通過對GPS信號特征以及接收機抗干擾能力的分析，結(jié)合干擾對接收機的作用方式及效果，確定GPS最易受的干擾類型為阻塞式干擾，然后針對這種干擾類型提出了一種有效的抗干擾技術(shù)-----自適應(yīng)調(diào)零天線技術(shù)。接下來，著重研究了GPS接收機在此抗干擾技術(shù)前提下的若干抗干擾方法，并對其進行了詳細的分析和討論。 研究過程中，通過對最佳化準則和空域自適應(yīng)濾波的理解，首先對不同天線陣列結(jié)構(gòu)進行了性能仿真和比較分析，然后在對稱圓形天線陣列的基礎(chǔ)上對空域自適應(yīng)算法進行了仿真分析，針對其自由度有限的問題接著對空時濾波方法做了詳細討論，在7元對稱圓形陣列的基礎(chǔ)上仿真說明了二者各自的優(yōu)缺點。考慮到實際的干擾環(huán)境和本課題研究的初期階段，因此選用了適合本課題干擾環(huán)境的空域濾波方法，并對其自適應(yīng)算法進行了適當?shù)母倪M，使得其抗干擾性能獲得了一定程度的改善。 最后，詳細說明了該接收機抗干擾模塊的FPGA實現(xiàn)原理。詳細給出了頂層及各子模塊的設(shè)計流程與RTL視圖，實驗結(jié)果驗證了該算法的有效性。
上傳時間： 2013-06-03
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H.264/AVC是國際電信聯(lián)盟與國際標準化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。 作者在全面學習H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。
上傳時間： 2013-06-04
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用戶對寬帶無線接入業(yè)務(wù)、尤其是對于寬帶無線化以及移動化的需求日益增加,使無線寬帶接入技術(shù)WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術(shù))應(yīng)運而生、迅猛發(fā)展,成為這兩年業(yè)界關(guān)注的焦點。除了通常的互聯(lián)網(wǎng)接入應(yīng)用外,它還將在提供IPTV和VOIP等寬帶業(yè)務(wù)方面取得成功,它還有可能成為一種先進的4G蜂窩電話技術(shù)。WiMAX未來將進入蜂窩電話、筆記本電腦和機頂盒等應(yīng)用中。 本文在介紹WiMAX傳輸標準802.16d基礎(chǔ)上,詳細闡述了WiMAX接收機中信道解調(diào)芯片中的自動增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動增益控制系統(tǒng)的基本組成和其主要特性指標,通過對一個步進式AGC的分析,得到AGC模型的輸出公式。然后針對WiMAX接收機內(nèi)AGC系統(tǒng)中的模數(shù)轉(zhuǎn)換器以及AGC電路進行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對AGC電路基本結(jié)構(gòu)的算法分析,并結(jié)合仿真結(jié)果對AGC電路做了詳盡解說并對參數(shù)進行了解釋說明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗證的結(jié)果。通過SPW對AGC進行了單獨的性能測試,并結(jié)合整個系統(tǒng)的性能測試來說明AGC可以和系統(tǒng)的其他模塊協(xié)同工作。在FPGA測試中,可以證明用Verilog實現(xiàn)后AGC也同樣能較好的工作。 本文實現(xiàn)的基于導頻的步進式的數(shù)字AGC是針對WiMAX系統(tǒng)的自動增益控制電路提出的解決方案。此算法結(jié)合WiMAX系統(tǒng)的傳輸方式,提出的算法具有迅速鎖定信號的特點,能夠滿足WiMAX系統(tǒng)的要求。同時,由于各種關(guān)鍵參數(shù)設(shè)計為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數(shù)字AGC算法。
上傳時間： 2013-04-24
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常模信號是一類非常重要的信號，而專門應(yīng)用于常模信號的常模算法[1]具有復(fù)雜度較低、實現(xiàn)起來比較簡單、對陣列模型的偏差不敏感等顯著的優(yōu)點。因此，常模算法引起了眾多學者的廣泛關(guān)注。近年來，常模算法在多用戶檢測領(lǐng)域[2]的研究越來越受到諸多學者的關(guān)注。不僅如此，常模算法在其他領(lǐng)域也是備受矚目，如常模算法在盲均衡以及波束形成等領(lǐng)域的應(yīng)用也是目前研究的熱點。除此之外，常模算法已經(jīng)不僅僅局限在應(yīng)用于常模信號，也可應(yīng)用于多模信號[3]等。 本文對常模算法在多用戶檢測領(lǐng)域的應(yīng)用以及FPGA[4]實現(xiàn)作了較多的研究工作，共分六章進行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對常模算法作了理論分析，并改進了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺上搭建了仿真平臺，分析了常模算法在多用戶檢測中的應(yīng)用；第三章研究了相關(guān)文獻，簡單介紹了FPGA概念及其設(shè)計流程和設(shè)計方法，并對VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細介紹了常模算法的FPGA實現(xiàn)，用一種基于統(tǒng)計數(shù)據(jù)的方法確定了數(shù)據(jù)位長及精度，提出了其實現(xiàn)的系統(tǒng)框圖，并詳細闡述了各主要模塊的設(shè)計與實現(xiàn)，同時給出了最后的報告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺和QuartuslI的基礎(chǔ)上搭建了一個仿真平臺，借助于平臺分析了2-2型常模算法移植到FPGA平臺后的性能，對不同的精度對系統(tǒng)性能的影響做了討論，也統(tǒng)計了不同信噪比、多址干擾下的誤碼率性能。最后一章是對全文的總結(jié)和對未來的展望。
上傳時間： 2013-06-23
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可編程邏輯芯片特別是現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實際應(yīng)用前還有許多問題需要解決。一個基本的問題就是動態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計算的概念，建立了可重構(gòu)計算系統(tǒng)模型和動態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個基于劃分和時延驅(qū)動的在線布局算法，和一個基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時確保關(guān)鍵路徑的時延最小。實驗結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
標簽： FPGA 動態(tài)可重構(gòu) 布局布線 算法研究
上傳時間： 2013-05-24
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本文對基于FPGA的CCSDS圖像壓縮和AES加密算法的實現(xiàn)進行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據(jù)其編碼方案，設(shè)計并實現(xiàn)了相應(yīng)的編解碼器。從算法性能和硬件實現(xiàn)復(fù)雜度兩個方面，將該算法與具有類似算法結(jié)構(gòu)的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語言VerilogHDL實現(xiàn)CCSDS圖像壓縮算法和AES加密算法； (3)優(yōu)化算法復(fù)雜度較大的功能模塊，如小波變換模塊等。使用雙端口內(nèi)存模塊增加數(shù)據(jù)讀寫速度，利用DSP塊處理核心運算單元，從而很大程度上提高了模塊的運行速度，并降低了芯片的使用面積； (4)設(shè)計并實現(xiàn)系統(tǒng)的模塊級流水線，在幾乎不增加占用芯片面積的情況下，提高了系統(tǒng)的數(shù)據(jù)吞吐量； (5)在QuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗證。在硬件系統(tǒng)測試階段，設(shè)計并實現(xiàn)FPGA與PC機的串口通信模塊，提高了系統(tǒng)驗證的工作效率。
上傳時間： 2013-05-19
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人臉識別技術(shù)繼指紋識別、虹膜識別以及聲音識別等生物識別技術(shù)之后，以其獨特的方便、經(jīng)濟及準確性而越來越受到世人的矚目。作為人臉識別系統(tǒng)的重要環(huán)節(jié)—人臉檢測，隨著研究的深入和應(yīng)用的擴大，在視頻會議、圖像檢索、出入口控制以及智能人機交互等領(lǐng)域有著重要的應(yīng)用前景，發(fā)展速度異常迅猛。 FPGA的制造技術(shù)不斷發(fā)展，它的功能、應(yīng)用和可靠性逐漸增加，在各個行業(yè)也顯現(xiàn)出自身的優(yōu)勢。FPGA允許用戶根據(jù)自己的需要來建立自己的模塊，為用戶的升級和改進留下廣闊的空間。并且速度更高，密度也更大，其設(shè)計方法的靈活性降低了整個系統(tǒng)的開發(fā)成本，F(xiàn)PGA 設(shè)計成為電子自動化設(shè)計行業(yè)不可缺少的方法。 本文從人臉檢測算法入手，總結(jié)基于FPGA上的嵌入式系統(tǒng)設(shè)計方法，使用IBM的Coreconnect掛接自定義模塊技術(shù)。經(jīng)過訓練分類器、定點化、以及硬件加速等方法后，能夠使人臉檢測系統(tǒng)在基于Xilinx的Virtex II Pro開發(fā)板上平臺上，達到實時的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算，這便于進一步的硬件設(shè)計。同時對檢測算法進行耗時分析確定運行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統(tǒng)成本、開發(fā)時間等諸多因素。Xilinx公司提供的Virtex II Pro開發(fā)板，在上面有可以供利用的Power PC處理器、可擴展的存儲器、I/O接口、總線及數(shù)據(jù)通道等，通過分析可以對算法進行細致的劃分，實現(xiàn)需要加速的模塊。 3. 定點化：在Adaboost算法中，需要進行大量的浮點計算。這里采用的方法是直接對數(shù)據(jù)位進行操作它提取指數(shù)和尾數(shù)，然后對尾數(shù)執(zhí)行移位操作。 4. 改進檢測用的級聯(lián)分類器的訓練，提出可以迅速提高分類能力、特征數(shù)量大大減小的一種訓練方法。 5. 最后對系統(tǒng)的整體進行了驗證。實驗表明，在視頻輸入輸出接入的同時，人臉檢測能夠達到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。
標簽： FPGA 人臉檢測 系統(tǒng)設(shè)計
上傳時間： 2013-04-24
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多普勒計程儀是根據(jù)聲波在水中的多普勒效應(yīng)原理而制成的一種精密測速和計算航程的儀器，它是船用導航設(shè)備的重要組成之一。針對于多普勒計程儀的核心問題——頻率估計，本文提出了一種基于FPGA實現(xiàn)的多普勒測頻方案，它具有抗干擾能力強、運算速度快等特點。本論文主要是圍繞系統(tǒng)的測頻方案的設(shè)計與實現(xiàn)展開的。 本文主要研究工作包括：設(shè)計和調(diào)試基于FPGA的多普勒測頻系統(tǒng)的硬件電路；通過對測頻算法的研究，采用VHDL語言設(shè)計和實現(xiàn)系統(tǒng)的測頻算法和其它接口控制程序，并通過軟件仿真，測試設(shè)計的正確性。 測頻系統(tǒng)的硬件電路設(shè)計是本論文工作的主要部分之一，也是基于FPGA的多普勒測頻系統(tǒng)的核心部分。整個系統(tǒng)以FPGA作為主處理器，完成系統(tǒng)中所有的數(shù)字信號處理和外圍接口控制，同時，基于FPGA豐富的片內(nèi)可編程邏輯資源和外部I/O資源，系統(tǒng)還擴展了豐富的通信接口(UART、USB和以太網(wǎng)接口)和顯示電路(LCD和LED)，使系統(tǒng)便于與PC機進行數(shù)據(jù)交換和控制。 系統(tǒng)的軟件實現(xiàn)是本文工作的另一重要部分。本文通過對測頻算法的研究，完成了基于VHDL實現(xiàn)的過零檢測法和FFT算法，同時也實現(xiàn)了對接收機信號的自動增益控制、信號采集和與計算機的通信功能等。
標簽： FPGA 多普勒 測頻 系統(tǒng)設(shè)計
上傳時間： 2013-04-24
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在VTS(Vessel Tramc Services船舶交管系統(tǒng))系統(tǒng)中，雷達信號的處理器的能力己成為制約雷達目標錄取、跟蹤處理能力和可靠性以及整個VTS系統(tǒng)工作的主要因素。隨著區(qū)域性VTS的建立，要求將雷達信號以最高的質(zhì)量和最低的代價遠距離傳輸，而達到這一要求的關(guān)鍵技術(shù)環(huán)節(jié)一雷達信息的壓縮處理也將受到雷達信號預(yù)處理系統(tǒng)的影響。 因此，研究更有效的VTS雷達信號預(yù)處理系統(tǒng)是一項很有價值和實際意義的工作。本文是在前人研究成果的基礎(chǔ)上，面向?qū)嶋H應(yīng)用的需求，主要研究VTS雷達信號預(yù)處理算法的設(shè)計方法和實現(xiàn)手段，設(shè)計完成了一個數(shù)字化的雷達原始信號實時采集與處理系統(tǒng)。 本設(shè)計主要包括雷達信號的采集、雜波抑制處理以及與DSP芯片的信號傳輸。在硬件結(jié)構(gòu)上，本設(shè)計采用FPGA完成信號的采集、CFAR處理和雷達信號檢測器的設(shè)計，將大量的以前需要由DSP芯片來完成的算法移植到FPGA中實現(xiàn)，大大減輕了DSP芯片的工作壓力，也減小了系統(tǒng)的體積。 在算法研究中，設(shè)計中重點討論了雜波的抑制方法和目標的檢測方法。本文在研究了大量現(xiàn)有的雷達信號雜波抑制及信號檢測的算法的基礎(chǔ)上，比較了各種算法的優(yōu)劣，最終選擇了一種適合本次設(shè)計要求的CFAR算法和雙極點濾波雷達信號檢測器在FPGA中實現(xiàn)。 論文中對設(shè)計中所采用的方法給出了理論分析、試驗仿真結(jié)果和試驗實際調(diào)試結(jié)果。通過本文所述的設(shè)計和實驗，本文設(shè)計的雷達信號預(yù)處理系統(tǒng)對雷達視頻信號的采集與傳輸都有很好的效果，所選用的雜波處理算法對雷達雜波、雨雪雜波和陸地回波都具有較好的抑制作用，能有效地處理雷達雜波中的尖峰成分，使信噪比得到較大改善。
上傳時間： 2013-04-24
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本文以“機車車輛輪對動態(tài)檢測裝置”為研究背景，以改進提升裝置性能為目標，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標準的基本系統(tǒng)。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計與仿真驗證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機拍攝到的圖像信號進行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當裁剪，最后將奇偶場圖像數(shù)據(jù)合并成幀，存儲到存儲器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對SAA7113芯片初始化設(shè)置、控制，并對數(shù)字化后的數(shù)據(jù)進行操作。 圖像處理算法部分考慮到實時性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標準基本系統(tǒng)順序編碼模式，在FPGA上實現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實際的圖像數(shù)據(jù)塊對系統(tǒng)進行了驗證。
上傳時間： 2013-04-24
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