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相似性度量

基于FPGA的Viterbi譯碼器設(shè)計與實現(xiàn).rar

卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。

標簽： Viterbi FPGA 譯碼器

上傳時間： 2013-06-24

上傳用戶：myworkpost
IEEE 802.16a RS-CC編譯碼VLSI算法研究及FPGA實現(xiàn)

　　本論文依據(jù)IEEE802.16a物理層對RS-CC碼的參數(shù)要求，研究了RS-CC碼的高速編、譯碼的VLSI硬件算法，同時對FPGA開發(fā)技術(shù)進行了研究，以VerilogHDL為描述語言，在Xilinx公司的FPGA上實現(xiàn)了高速的RS-CC編、譯碼器。RS譯碼器中，錯誤位置多項式和錯誤值多項式的求解采用無求逆單元，并具有規(guī)則數(shù)據(jù)流、易于VLSI實現(xiàn)的改進的歐幾里德算法(MEA)；CC譯碼器由采用模歸一化路徑度量的全并行的“加比選(ACS)”模塊和具有脈動陣列結(jié)構(gòu)的幸存路徑回溯模塊組成?！　≡趯崿F(xiàn)RS-CC譯碼器的過程中，分別從算法上和根據(jù)FPGA的結(jié)構(gòu)特點上，對譯碼器做了一些優(yōu)化工作，降低了硬件資源占有率和提高了譯碼速度。　　此外，還搭建了以Xilinx公司40萬等效門的FPGASpartan-Ⅲ400-4PQ208為主體，以Cypress公司的USB2.0芯片CY7C68013為高速數(shù)據(jù)接口的硬件試驗平臺，并在此試驗平臺上實現(xiàn)了文中的高速RS-CC編譯碼系統(tǒng)。

標簽： 802.16 RS-CC IEEE FPGA

上傳時間： 2013-06-03

上傳用戶：lx9076
FPGA軟硬件性能基準測試的研究

現(xiàn)場可編程門陣列FPGA具有性能好、規(guī)模大、可重復(fù)編程、開發(fā)投資小等優(yōu)點，在現(xiàn)代電子產(chǎn)品中應(yīng)用得越來越廣泛。隨著微電子技術(shù)的高速發(fā)展，成本的不斷下降，F(xiàn)PGA正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。 FPGA軟件復(fù)雜的設(shè)置和不同的算法、FPGA硬件多樣的結(jié)構(gòu)和豐富的功能、各個廠商互不兼容的軟硬件等差異，都不僅使如何挑選合適的軟硬件用于產(chǎn)品設(shè)計成為FPGA用戶棘手的問題，而且使構(gòu)造一個精確合理的FPGA軟硬件性能的測試方法變得十分復(fù)雜。基準測試是用一個基準設(shè)計集按照統(tǒng)一的測試規(guī)范評估和量化目標系統(tǒng)的軟件或硬件性能，是目前計算機領(lǐng)域應(yīng)用最廣泛、最主要的性能測試技術(shù)。通過分析影響FPGA軟硬件性能基準測試的諸多因素，比如基準設(shè)計的挑選、基準設(shè)計的優(yōu)化，F(xiàn)PGA軟件的設(shè)置和約等，本文基于設(shè)計和硬件分類、優(yōu)化策略分類的基準測試規(guī)范，提出了一組詳盡的度量指標。基準測試的規(guī)范如下，首先根據(jù)測試目的配置測試環(huán)境、挑選基準設(shè)計和硬件分類，針對不同的FPGA軟硬件優(yōu)化基準設(shè)計，然后按照速度優(yōu)先最少優(yōu)化、速度優(yōu)先最大優(yōu)化、資源和功耗優(yōu)先最少優(yōu)化、資源和功耗優(yōu)先最大優(yōu)化四種優(yōu)化策略分別編譯基準設(shè)計，并收集延時、成本、功耗和編譯時間這四種性能數(shù)據(jù)，最后使用速度優(yōu)先最少優(yōu)化下的性能集、速度優(yōu)先最少優(yōu)化性能集、資源和功耗優(yōu)先最少優(yōu)化下的性能集、資源和功耗優(yōu)先最大優(yōu)化下的性能集、速度優(yōu)先最少和最大優(yōu)化之間性能集的差、速度優(yōu)先最少優(yōu)化下性能集的比較等十個度量指標量化性能，生成測試報告。最后，本基準測試規(guī)范被應(yīng)用于評估和比較Altera和Xilinx兩廠商軟硬件在低成本領(lǐng)域帶處理器應(yīng)用方面的性能。

標簽： FPGA 軟硬件性能基準測試

上傳時間： 2013-04-24

上傳用戶：zhangyi99104144
參數(shù)化Viterbi譯碼器的FPGA實現(xiàn)

本文以某型號接收機的應(yīng)用為背景，主要論述了如何實現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特數(shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)?！　”疚牡膭?chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進行電路仿真的方法，大大提高了仿真的速度。　　所設(shè)計的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機，經(jīng)受了實際應(yīng)用的考驗產(chǎn)生了巨大的經(jīng)濟效益。

標簽： Viterbi FPGA 參數(shù) 譯碼器

上傳時間： 2013-04-24

上傳用戶：waizhang
小波分析在信號降噪中的應(yīng)用

針對信號檢測中經(jīng)常存在的噪聲污染問題，利用小波分解之后可以在各個層次選擇閾值，對噪聲成分進行抑制，手段更加靈活。本文介紹了小波變換的一般理論以及在信號降噪中的應(yīng)用，分析了被噪聲污染后的信號的特性；利用MATLAB軟件進行了信號降噪的模擬仿真實驗并在降噪光滑性和相似性兩個方面體現(xiàn)出小波變換的優(yōu)勢。本文分別使用了不同類型的小波和相同類型小波下不同閾值對信號進行了降噪．仿真結(jié)果表明小波變換具有良好降噪的效果。

標簽： 小波分析信號降噪中的應(yīng)用

上傳時間： 2013-10-19

上傳用戶：alex wang
電源連接器Brush Wellman...售的是可靠性

連接器通常被分為兩大類，即信號類和電源類。兩類之間的主要區(qū)別在于工作電流和電壓。一般來說，信號連接器觸點傳輸?shù)碾娏魃儆?安培，且在低到中等電壓下工作。電源類觸點傳輸較高的電流（> 1安培），且在中高電壓下工作。電源連接器可制成不同的級別，從IC插座到電纜連接系統(tǒng)。用于測評連接器在其使用壽命中的穩(wěn)定性的關(guān)鍵度量是連接器的接觸電阻。接觸電阻是體電阻(Rbulk)、膜電阻(Rf)和緊縮電阻的組合，并存在于電路中使用可分離界面時。

標簽： Wellman Brush 電源連接器可靠性

上傳時間： 2013-11-02

上傳用戶：梧桐
設(shè)備電源線上傳導(dǎo)騷擾電壓的測量方法

電氣和電子設(shè)備在工作時所產(chǎn)生的電磁騷擾主要是由于其內(nèi)部的各種電子線路、開關(guān)電源、電動機、機械開關(guān)和保護器的動作所形成的。騷擾按其傳播途徑，主要有沿電源線、信號線傳播的傳導(dǎo)騷擾，和向周圍空間發(fā)射的輻射騷擾。前者用騷擾電壓（端子電壓）度量；后者則用騷擾功率和輻射場強度量。

標簽： 設(shè)備電源線傳導(dǎo) 測量方法

上傳時間： 2013-10-29

上傳用戶：shizhanincc
AVRstudio入門

AVR STUDIO4：這個文件是一個完整的開發(fā)工具，包括編輯、仿真功能，利用這個工具，我們可以編輯源代碼，并在AVR器件上運行。􀂃 代碼實例：這是一個用于演示完整代碼，AT90S8515數(shù)據(jù)手冊：這是AT90S8515芯片的完整資料。AT90S8515芯片是一款非常容易上手的AVR芯片?，F(xiàn)在你不用擔(dān)心AVR其他型號的產(chǎn)品，以后你會發(fā)現(xiàn)AVR系列產(chǎn)品有非常大的相似性，你掌握了一款芯片比如說8515），學(xué)會其他芯片也非常容易。。指令說明：如果你要詳細的了解各種指令的話，這個文件非常有用。

標簽： AVRstudio

上傳時間： 2013-10-09

上傳用戶：guojin_0704
單片機外圍線路設(shè)計

當(dāng)拿到一張CASE單時，首先得確定的是能用什么母體才能實現(xiàn)此功能，然后才能展開對外圍硬件電路的設(shè)計，因此首先得了解每個母體的基本功能及特點，下面大至的介紹一下本公司常用的IC：單芯片解決方案• SN8P1900 系列– 高精度 16-Bit 模數(shù)轉(zhuǎn)換器– 可編程運算放大器 (PGIA)• 信號放大低漂移: 2V• 放大倍數(shù)可編程: 1/16/64/128 倍– 升壓- 穩(wěn)壓調(diào)節(jié)器 (Charge-Pump Regulator)• 電源輸入: 2.4V ~ 5V• 穩(wěn)壓輸出: e.g. 3.8V at SN8P1909– 內(nèi)置液晶驅(qū)動電路 (LCD Driver)– 單芯片解決方案 • 耳溫槍 SN8P1909 LQFP 80 Pins• 5000 解析度量測器 SN8P1908 LQFP 64 Pins• 體重計 SN8P1907 SSOP 48 Pins單芯片解決方案• SN8P1820 系列– 精確的12-Bit 模數(shù)轉(zhuǎn)換器– 可編程運算放大器 (PGIA)• Gain Stage One: Low Offset 5V, Gain: 16/32/64/128• Gain Stage One: Low Offset 2mV, Gain: 1.3 ~ 2.5– 升壓- 穩(wěn)壓調(diào)節(jié)器• 電源輸入: 2.4V ~ 5V• 穩(wěn)壓輸出: e.g. 3.8V at SN8P1829– 內(nèi)置可編程運算放大電路– 內(nèi)置液晶驅(qū)動電路 – 單芯片解決方案 • 電子醫(yī)療器 SN8P1829 LQFP 80 Pins 高速/低功耗/高可靠性微控制器• 最新SN8P2000 系列– SN8P2500/2600/2700 系列– 高度抗交流雜訊能力• 標準瞬間電壓脈沖群測試 (EFT): IEC 1000-4-4• 雜訊直接灌入芯片電源輸入端• 只需添加1顆 2.2F/50V 旁路電容• 測試指標穩(wěn)超 4000V (歐規(guī))– 高可靠性復(fù)位電路保證系統(tǒng)正常運行• 支持外部復(fù)位和內(nèi)部上電復(fù)位• 內(nèi)置1.8V 低電壓偵測可靠復(fù)位電路• 內(nèi)置看門狗計時器保證程序跳飛可靠復(fù)位– 高抗靜電/栓鎖效應(yīng)能力– 芯片工作溫度有所提高: -200C ~ 700C 工規(guī)芯片溫度： -400C ~ 850C 高速/低功耗/高可靠性微控制器• 最新 SN8P2000 系列– SN8P2500/2600/2700 系列– 1T 精簡指令級結(jié)構(gòu)• 1T: 一個外部振蕩周期執(zhí)行一條指令• 工作速度可達16 MIPS / 16 MHz Crystal– 工作消耗電流 < 2mA at 1-MIPS/5V– 睡眠模式下消耗電流 < 1A / 5V額外功能• 高速脈寬調(diào)制輸出 (PWM)– 8-Bit PWM up to 23 KHz at 12 MHz System Clock– 6-Bit PWM up to 93 KHz at 12 MHz System Clock– 4-Bit PWM up to 375 KHz at 12 MHz System Clock• 內(nèi)置高速16 MHz RC振蕩器 (SN8P2501A)• 電壓變化喚醒功能• 可編程控制沿觸發(fā)/中斷功能– 上升沿 / 下降沿 / 雙沿觸發(fā)• 串行編程接口

標簽： 單片機線路設(shè)計

上傳時間： 2013-10-21

上傳用戶：jiahao131
改進的Max-Log-Map譯碼算法的DSP實現(xiàn)

針對傳統(tǒng)的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點，本文對傳統(tǒng)的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結(jié)構(gòu)圖，便于DSP實現(xiàn)；將原始幀均分為多個子塊，設(shè)計子塊間的并行運算以減小系統(tǒng)延遲；子塊內(nèi)采取進一步地優(yōu)化措施，以減小數(shù)據(jù)存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結(jié)果表明了算法的可實現(xiàn)性與可靠性。

標簽： Max-Log-Map DSP 譯碼算法

上傳時間： 2013-11-08

上傳用戶：a296386173