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相對(duì)濕度

基于H.264的網(wǎng)絡視頻監(jiān)控的FPGA實現(xiàn)研究

隨著科學技術的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網(wǎng)絡傳輸控制技術實現(xiàn)網(wǎng)絡視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術意義與實用意義，本課題所設計的網(wǎng)絡視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網(wǎng)絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡。PC機客戶端可通過網(wǎng)絡對服務器進行遠程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況，在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統(tǒng)，闡述了雙軟核設計中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調(diào)度， H．264視頻壓縮編解碼算法設計與實現(xiàn)是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結(jié)構。接著設計了16×16幀內(nèi)預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設計了網(wǎng)絡傳輸?shù)拇a流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網(wǎng)絡進行聯(lián)合調(diào)試，構建完整的網(wǎng)絡視頻監(jiān)控系統(tǒng)，實驗結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。

標簽： FPGA 264 網(wǎng)絡視頻監(jiān)控實現(xiàn)研究

上傳時間： 2013-08-03

上傳用戶：88mao
JPEG2000基于位平面掃描的上下文編碼的研究和FPGA實現(xiàn)

JPEG2000是新一代的靜態(tài)圖像壓縮標準，它相比JPEG有很多新的特性，如漸進傳輸和感興趣區(qū)域編碼等，因而它具有廣闊的應用前景，特別是在數(shù)碼相機、PDA等便攜式設備中。 JPEG2000的核心主要包括小波變換和基于最優(yōu)化截斷點的嵌入式塊編碼(EBCOT)算法，其計算復雜度遠遠高于JPEG，完全采用軟件方案實現(xiàn)將會占用大量的處理器時間和內(nèi)存開銷，而且速度較慢，實時處理的能力較差。為了推廣JPEG2000在便攜式產(chǎn)品、消費類電子產(chǎn)品中的應用，打開巨大的潛在市場，研究硬件實現(xiàn)的算法實時處理方案具有重要的應用價值。 EBCOT算法是一個兩層的編碼引擎，其中的上下文編碼的運算量約占到總運算量的50％，是提高編碼速度的關鍵算法之一。由于上下文編碼大部分都是邏輯運算，沒有復雜的數(shù)學運算，但邏輯控制流程復雜繁瑣，對存儲器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實現(xiàn)該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實現(xiàn)該算法并進行優(yōu)化，在研究和分析了上下文編碼算法運算特點的基礎上，設計了列判斷和交錯存儲相結(jié)合的硬件實現(xiàn)方案，并采用硬件描述語言Verilog在寄存器傳輸級描述了相應的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時鐘頻率為101MHz，且能在130ms內(nèi)完成對一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實現(xiàn)方案提高了75％。 JPEG2000的一個重要特性是其具有漸進傳輸?shù)哪芰Γa流組織是獲得漸進傳輸特性的技術關鍵。碼流組織通過在輸出碼流中安排數(shù)據(jù)包的先后順序來實現(xiàn)漸進傳輸?shù)哪康摹１疚膶PEG2000中實現(xiàn)漸進傳輸?shù)臋C制進行了分析，并研究了碼流組織的算法實現(xiàn)。為了對JPEG2000算法實現(xiàn)進行驗證，本文設計了基于FPGA和ARM的驗證實驗平臺，其中FPGA主要完成算法中運算量較大的小波變換、上下文編碼和算術編碼，而ARM處理器則完成碼流組織、數(shù)據(jù)打包以及和PC機的通信。本文在該平臺上對所設計的上下文編碼算法和碼流組織模塊的設計進行了驗證，實驗結(jié)果表明本文設計的算法模塊功能正確，并在一定程度上提高了編碼速度。

標簽： JPEG 2000 FPGA 編碼

上傳時間： 2013-04-24

上傳用戶：獨孤求源
FPGA內(nèi)嵌200MHz低噪聲鎖相環(huán)時鐘發(fā)生器

FPGA器件在通信、消費類電子等領域應用越來越廣泛，隨著FPGA規(guī)模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發(fā)生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環(huán)時鐘發(fā)生器的體系結(jié)構、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環(huán)的小信號特性和瞬態(tài)特性；并給出了電荷泵鎖相環(huán)器件參數(shù)的計算表達式。其次，研究了環(huán)形振蕩器和鎖相環(huán)的相位噪聲特性。由于噪聲性能是時鐘發(fā)生器設計中的關鍵指標，本工作對此進行了較為詳細的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標。文中從理論上推導了一階鎖相環(huán)的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達式關系，并討論了環(huán)路低噪聲設計的基本原則。在前面討論和分析的基礎上，利用Hynix0.35umCMOS工藝設計了200MHz電荷泵鎖相環(huán)時鐘發(fā)生器，并進行了仿真。設計中環(huán)形振蕩器的延遲單元采用replica偏置結(jié)構，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結(jié)構，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關的非理想特性。

標簽： FPGA 200 MHz 內(nèi)嵌

上傳時間： 2013-04-24

上傳用戶：變形金剛
基于FPGACPLD的智能電力電子控制器的研究

在直流電氣傳動系統(tǒng)中使用的可控直流電源大部分是晶閘管相控整流電源,而晶閘管觸發(fā)脈沖形成單元是晶閘管相控整流系統(tǒng)的重要組成部分.該設計采用現(xiàn)場可編程門陣列控制實現(xiàn)了晶閘管觸發(fā)器的數(shù)字化,與傳統(tǒng)的晶閘管觸發(fā)控制器相比有脈沖對稱度好等許多優(yōu)點,具有廣闊的應用前景.該論文首先系統(tǒng)分析了晶閘管觸發(fā)器的各種性能指標,并對常見的觸發(fā)器進行了分類.通過分析不同類型觸發(fā)器的優(yōu)缺點,最終確定采用三相同步的絕對觸發(fā)方式,這種方式在控制器內(nèi)部資源允許的前提下,在外圍電路很少的情況下就能實現(xiàn)高性能控制,簡化了系統(tǒng)設計.其次,對開發(fā)硬件和軟件以及編程語言進行了介紹.另外,詳細闡述了采用現(xiàn)場可編程門陣列EPFl0K10器件實現(xiàn)具有相序自適應、缺相保護等功能的晶閘管觸發(fā)器的軟硬件設計.最后,使用自主開發(fā)的觸發(fā)器構成一套三相全控橋整流設備,并給出了實驗結(jié)果和波形分析.試驗結(jié)果表明,該論文設計的基于FPGA/CPLD的晶閘管智能觸發(fā)控制器能夠滿足一般工業(yè)控制要求,達到了預期的目的.

標簽： FPGACPLD 電力電子控制器

上傳時間： 2013-04-24

上傳用戶：baitouyu
基于FPGA的LED顯示屏同步控制系統(tǒng)的設計

自90年代以來，LED顯示屏的設計制造和應用水平得到日益提高，LED顯示屏經(jīng)歷了從單色、雙色圖文顯示屏，到圖像顯示屏，一直到今天的全彩色視頻顯示屏的發(fā)展過程。在此發(fā)展過程中，無論在器件的性能(超高亮度LED顯示屏及藍色發(fā)光二極管等)和系統(tǒng)組成(計算機化的全動態(tài)顯示系統(tǒng))等方面都取得了長足的進步。 LED顯示屏相比與其它的平板顯示器，有其獨特的優(yōu)越性，比如：可靠性高、使用壽命長、環(huán)境適應能力強、性價比高且成本低等特點，且隨著全彩屏顯示技術的日益完善，使得LED顯示屏在許多場合得到廣泛的應用。本文詳細介紹了利用DVI接口作為視頻LED顯示屏數(shù)據(jù)源，利用查表的方法實現(xiàn)伽瑪矯正的實現(xiàn)方案和實現(xiàn)4096級灰度的LED視頻顯示屏控制系統(tǒng)的設計原理。通過對等長時間實現(xiàn)4096級灰度方案的分析，得到此方案在系統(tǒng)速度和顯示屏的亮度上存在的局限，提出采用變長時間和消影時間相結(jié)合的方案實現(xiàn)4096級灰度的方案及實現(xiàn)，這是在提高硬件成本以獲得成本，速度和亮度的折中。在此基礎上，提出了用脈沖打散輸出的方法改善LED顯示屏顯示效果，并探討了低幀頻無閃爍LED全彩屏的實現(xiàn)方法；對一些可以提高LED顯示屏系統(tǒng)技術的新技術展開討論，為今后的動態(tài)全彩色LED顯示屏具體實現(xiàn)打下堅實的理論基礎。

標簽： FPGA LED 顯示屏同步控制

上傳時間： 2013-04-24

上傳用戶：793212294
基于多相濾波的寬帶DDC及其FPGA實現(xiàn)

隨著現(xiàn)代雷達技術的不斷發(fā)展,電子偵察設備面臨電磁環(huán)境日益復雜多變,發(fā)展寬帶化、數(shù)字化、多功能、軟件化的電子偵察設備已是一項重要的任務.然而,目前的寬帶A/D與后續(xù)DSP之間的工作速率總有一到兩個數(shù)量級的差別,二者之間的瓶頸成為電子偵察系統(tǒng)數(shù)字化的最大障礙.通信領域軟件無線電的成功應用為電子偵察系統(tǒng)的發(fā)展提供了一種理想模式.另一方面,微電子技術的快速發(fā)展,以及FPGA的廣泛應用,在很大程度上影響了數(shù)字電路的設計與開發(fā).這也為解決高速A/D與DSP處理能力之間的矛盾提供了一種有效的解決方法.為了解決寬帶A/D與后續(xù)DSP之間的瓶頸問題,本文給出了一種基于多相濾波的寬帶數(shù)字下變頻結(jié)構,并從軟件無線電原理出發(fā),從理論推導和計算機仿真兩方面對該結(jié)構進行了驗證,并進一步給出該結(jié)構改進方案以及改進的多相濾波數(shù)字下變頻結(jié)構的硬件實現(xiàn)方法.本文將多相濾波下變頻的并行結(jié)構應用到數(shù)字下變頻電路中,并在后繼的混頻模塊中也采用并行混頻的方式來實現(xiàn),不僅在一定程度上解決了二者之間的瓶頸問題,同時也大大提高了實時處理速度.經(jīng)過多相濾波下變頻處理后的數(shù)據(jù),在速率和數(shù)據(jù)量上都有大幅減少,達到了現(xiàn)有通用DSP器件處理能力的要求.另外,本人還用FPGA設計了實驗電路,利用微機串口,與實驗目標板進行控制和數(shù)據(jù)交換.利用FPGA的在線編程特性,可以方便靈活的對各種實現(xiàn)方法加以驗證和比較.

標簽： FPGA DDC 多相濾波寬帶

上傳時間： 2013-04-24

上傳用戶：moerwang
移相全橋（阮新波）

全橋的好書啊，據(jù)說是現(xiàn)在移相全橋類書籍的鼻祖啊

標簽： 移相全橋

上傳時間： 2013-07-03

上傳用戶：zhch602
基于FPGA的多路碼分復用通信系統(tǒng)實現(xiàn)

第三代移動通信系統(tǒng)及技術是目前通信領域的研究熱點。本系統(tǒng)采用了第三代移動通信系統(tǒng)的部分關鍵技術，采用直接序列擴頻方式實現(xiàn)多路寬帶信號的碼分復用傳輸。在系統(tǒng)設計中，我們綜合考慮了系統(tǒng)性能要求，功能實現(xiàn)復雜度與系統(tǒng)資源利用率，選擇了并行導頻體制、串行滑動相關捕獲方式、延遲鎖相環(huán)跟蹤機制、導頻信道估計方案和相干解擴方式，并在Quartus軟件平臺上采用VHDL語言，在FPGA芯片CycloneEP1C12Q240C8上完成了系統(tǒng)設計。通過對硬件測試板的測試表明文中介紹的方案和設計方法是可行和有效的。并在測試的基礎上對系統(tǒng)提出了改進意見。

標簽： FPGA 多路分通信系統(tǒng)

上傳時間： 2013-06-27

上傳用戶：fzy309228829
基于DSPFPGA的H264AVC實時編碼器

H.264/AVC是ITU-T和ISO聯(lián)合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網(wǎng)絡友好性成為新一代國際視頻編碼標準。本文以實現(xiàn)D1格式的H.264/AVC實時編碼器為目標，作者負責系統(tǒng)架構設計，軟硬件劃分以及部分模塊的硬件算法設計與實現(xiàn)。通過對H.264/AVC編碼器中主要模塊的算法復雜度的評估，算法特點的分析，同時考慮到編碼器系統(tǒng)的可伸縮性，可擴展性，本文采用了DSP+FPGA的系統(tǒng)架構。DSP充當核心處理器，而FPGA作為協(xié)處理器，針對編碼器中最復雜耗時的模塊一運動估計模塊，設計相應的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，其中一個主要的不同在于幀間預測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預測，可以改善運動補償精度，提高圖像質(zhì)量和編碼效率，但同時也大大增加了編碼器的復雜度，因此需要設計專門的硬件加速引擎。本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設計與實現(xiàn)，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設計中，將多處理器技術和流水線技術相結(jié)合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結(jié)構以提供高數(shù)據(jù)吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環(huán)境下建立測試平臺，完成了對整個設計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進行優(yōu)化，從而使工作頻率最終達到134MHz，分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實時性要求。

標簽： DSPFPGA H264 264 AVC

上傳時間： 2013-07-24

上傳用戶：sn2080395
基于DSP和FPGA的數(shù)字化開關電源

文章開篇提出了開發(fā)背景。認為現(xiàn)在所廣泛應用的開關電源都是基于傳統(tǒng)的分立元件組成的。它的特點是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對不同的客戶要求來“量身定做”不同的產(chǎn)品，同時幾乎沒有通用性和可移植性。在電子技術飛速發(fā)展的今天，這種傳統(tǒng)的模擬開關電源已經(jīng)很難跟上時代的發(fā)展步伐。隨著DSP、ASIC等電子器件的小型化、高速化，開關電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化，使開關電源的控制部分的智能化、零件的共通化、電源的動作狀態(tài)的遠距離監(jiān)測成為了可能，同時由于它的智能化、零件的共通化使得它能夠靈活地應對不同客戶的需求，這就降低了開發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號處理新技術，數(shù)字化開關電源有著廣闊的發(fā)展空間。在數(shù)字化領域的今天，最后一個沒有數(shù)字化的堡壘就是電源領域。近年來，數(shù)字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關電源占了世界市場的80％以上，但都是傳統(tǒng)的比較低端的模擬電源。高端市場上幾乎沒有我們份額。本論文研究的主要內(nèi)容是在傳統(tǒng)開關電源模擬調(diào)節(jié)器的基礎上，提出了一種新的數(shù)字化調(diào)節(jié)器方案，即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對系統(tǒng)方案和電路進行了較為具體的設計，并通過測試取得了預期結(jié)果。測試證明該方案能夠適合本行業(yè)時代發(fā)展的步伐，使系統(tǒng)電路更簡單，精度更高，通用性更強。同時該方案也可用于相關領域。本文首先分析了國內(nèi)外開關電源發(fā)展的現(xiàn)狀，以及研究數(shù)字化開關電源的意義。然后提出了數(shù)字化開關電源的總體設計框圖和實現(xiàn)方案，并與傳統(tǒng)的開關電源做了較為詳細的比較。本論文的設計方案是采用DSP技術和FPGA技術來做數(shù)字化PID調(diào)節(jié)，通過數(shù)字化PID算法產(chǎn)生PWM波來控制斬波器，控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器，使電路更簡單，精度更高，通用性更強。傳統(tǒng)的模擬開關電源是將電流電壓反饋信號做PID調(diào)節(jié)后--分立元器件構成，采用專用脈寬調(diào)制芯片實現(xiàn)PWM控制。電流反饋信號來自主回路的電流取樣，電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端，用來實現(xiàn)閉環(huán)控制。同時用來保證系統(tǒng)的穩(wěn)定性及實現(xiàn)系統(tǒng)的過流過壓保護、電流和電壓值的顯示。電壓、電流的給定信號則由單片機或電位器提供。再次，文章對各個模塊從理論和實際的上都做了仔細的分析和設計，并給出了具體的電路圖，同時寫出了軟件流程圖以及設計中應該注意的地方。整個系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運算、環(huán)境開關量檢測、環(huán)境開關量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負載電壓信號采集、負載電流信號采集、以及對信號的一階數(shù)字低通濾波。由于整個系統(tǒng)是閉環(huán)控制系統(tǒng)，要求采樣速率相當高。本系統(tǒng)采用FPGA來控制ADC，這樣就避免了高速采樣占用系統(tǒng)資源的問題，減輕了DSP的負擔。DSP可以將讀到的ADC信號做PID調(diào)節(jié)，從而產(chǎn)生PWM波來控制逆變橋的開關速率，從而達到閉環(huán)控制的目的。最后，對數(shù)字化開關電源和模擬開關電源做了對比測試，得出了預期結(jié)論。同時也提出了一些需要改進的地方，認為該方案在其他相關行業(yè)中可以廣泛地應用。模擬控制電路因為使用許多零件而需要很大空間，這些零件的參數(shù)值還會隨著使用時間、溫度和其它環(huán)境條件的改變而變動并對系統(tǒng)穩(wěn)定性和響應能力造成負面影響。數(shù)字電源則剛好相反，同時數(shù)字控制還能讓硬件頻繁重復使用、加快上市時間以及減少開發(fā)成本與風險。在當前對產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下，數(shù)字化開關電源有著廣闊的發(fā)展空間。本系統(tǒng)來基本上達到了設計要求。能夠滿足較高精度的設計要求。但對于高精度數(shù)字化電源，系統(tǒng)還有值得改進的地方，比如改進主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統(tǒng)的精度。本系統(tǒng)涉及電子、通信和測控等技術領域，將數(shù)字PID算法與電力電子技術、通信技術等有機地結(jié)合了起來。本系統(tǒng)的設計方案不僅可以用在電源控制器上，只要是相關的領域都可以采用。

標簽： FPGA DSP 數(shù)字化開關電源

上傳時間： 2013-06-21

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