數字三相鎖相環(huán)中含有大量乘法運算和三角函數運算，占用大量的硬件邏輯資源。為此，提出一種數字三相鎖相環(huán)的優(yōu)化實現方案，利用乘法模塊復用和CORDIC算法實現三角函數運算，并用Verilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現。仿真和實驗結果表明，優(yōu)化后的數字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
標簽：
FPGA
數字
三相
優(yōu)化設計
上傳時間：
2013-10-22
上傳用戶：emhx1990
