十六位的除法器，采用verilog hdl
標簽： 十六位 除法器
上傳時間： 2013-11-27
上傳用戶：kr770906
介紹了利用VHDL實現(xiàn)八位除法,采用層次化設(shè)計,該除法器采用了VHDL的混合輸入方式,將除法器分成若干個子模塊后,對各個子模塊分別設(shè)計,各自生成功能模塊完成整體設(shè)計,實現(xiàn)了任意八位無符號數(shù)的除法。
標簽： VHDL 除法 分 子模塊
上傳時間： 2016-12-21
上傳用戶：lijianyu172
移位快速除法器，通過一次移4位試商實現(xiàn)快速除法功能，較普通減除法器有及其巨大的效率提升
標簽： 移位 除法器
上傳時間： 2014-10-26
上傳用戶：wpt
Verilog hdl語言的常用除法器設(shè)計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 除法器
上傳時間： 2013-12-17
上傳用戶：Zxcvbnm
基于Verilog的除法器設(shè)計，可以直接在Q2里面運行哦~
標簽： Verilog 除法器
上傳時間： 2014-12-01
上傳用戶：dancnc
RS(204,188)譯碼器的設(shè)計 異步FIFO設(shè)計 偽隨即序列應(yīng)用設(shè)計 CORDIC數(shù)字計算機的設(shè)計 CIC的設(shè)計 除法器的設(shè)計 加羅華域的乘法器設(shè)計
標簽： CORDIC FIFO 204 188
上傳時間： 2017-01-24
上傳用戶：縹緲
單周期除法器，速度快，滿足頻率要求，使得單周期內(nèi)得到除數(shù)
標簽： 周期 除法器
上傳時間： 2017-04-12
上傳用戶：s363994250
verilog格式的除法器，試過了，很好用，再也不要為觸發(fā)器發(fā)愁了
標簽： verilog 除法器
上傳用戶：Divine
是Nios II處理器下客製化指令的一個32位元浮點數(shù)除法器，可將兩IEEE 754格式的值進行相除
標簽： Nios 指令 除法器
上傳時間： 2014-01-21
上傳用戶：star_in_rain
歐幾里德算法：輾轉(zhuǎn)求余 原理: gcd(a,b)=gcd(b,a mod b) 當(dāng)b為0時,兩數(shù)的最大公約數(shù)即為a getchar()會接受前一個scanf的回車符
標簽： gcd getchar scanf mod
上傳時間： 2014-01-10
上傳用戶：2467478207
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