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硬件實現(xiàn)

  • 包括很多常用的液晶資料以及相關(guān)的編程方法和硬件實現(xiàn)

    包括很多常用的液晶資料以及相關(guān)的編程方法和硬件實現(xiàn)

    標(biāo)簽: 液晶 編程方法 硬件實現(xiàn)

    上傳時間: 2017-08-31

    上傳用戶:thinode

  • 硬件實現(xiàn)通過鍵盤和按鈕控制LED

    通過硬件實現(xiàn)鍵盤和撥碼開關(guān)同時控制LED燈亮,利用的是verilog語言,有兩個是能端,一個控制撥碼開關(guān),一個控制小鍵盤

    標(biāo)簽: LED 硬件實現(xiàn) 按鈕控制 鍵盤

    上傳時間: 2017-04-21

    上傳用戶:123456tln

  • 基于FPGA的可重構(gòu)硬件實現(xiàn)技術(shù)研究

    該文檔為基于FPGA的可重構(gòu)硬件實現(xiàn)技術(shù)研究簡介資料,講解的還不錯,感興趣的可以下載看看…………………………

    標(biāo)簽: fpga

    上傳時間: 2021-10-23

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  • RS碼的FPGA硬件實現(xiàn)

    該文檔為RS碼的FPGA硬件實現(xiàn)講解資料,講解的還不錯,感興趣的可以下載看看…………………………

    標(biāo)簽: rs碼 fpga 硬件

    上傳時間: 2021-10-24

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  • 基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實現(xiàn)方法

    該文檔為基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實現(xiàn)方法簡介文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………

    標(biāo)簽: fpga 神經(jīng)網(wǎng)絡(luò)

    上傳時間: 2021-11-26

    上傳用戶:ttalli

  • 基于FPGA硬件實現(xiàn)的圖像邊緣檢測及仿真

    該文檔為基于FPGA硬件實現(xiàn)的圖像邊緣檢測及仿真講解文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………

    標(biāo)簽: fpga

    上傳時間: 2022-01-25

    上傳用戶:qdxqdxqdxqdx

  • 基于TCPIP協(xié)議與Ethernet的單片機(jī)網(wǎng)絡(luò)通信系統(tǒng)的硬件實現(xiàn)

    基于TCPIP協(xié)議與Ethernet的單片機(jī)網(wǎng)絡(luò)通信系統(tǒng)的硬件實現(xiàn)這是一份非常不錯的資料,歡迎下載,希望對您有幫助!

    標(biāo)簽: tcp/ip協(xié)議 ethernet 單片機(jī)

    上傳時間: 2022-03-07

    上傳用戶:kingwide

  • 基于FPGA的圖像中值濾波器的硬件實現(xiàn)

    該文檔為基于FPGA的圖像中值濾波器的硬件實現(xiàn)講解文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………

    標(biāo)簽: fpga 濾波器

    上傳時間: 2022-04-13

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  • AES加密算法的硬件實現(xiàn)硬件語言為verilog

    AES加密算法的硬件實現(xiàn),硬件語言為verilog

    標(biāo)簽: aes加密算法 verilog

    上傳時間: 2022-05-18

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  • 基于H.264編解碼的算法優(yōu)化研究及FPGA的硬件實現(xiàn).rar

    H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術(shù)標(biāo)準(zhǔn),在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下,H.264/AVC比H.263和MPEG-4節(jié)約了50%的碼率。但H.264獲得優(yōu)越性能的代價是計算復(fù)雜度的增加,據(jù)估計其編碼的計算復(fù)雜度大約為H.263的3倍,因此很難應(yīng)用于實時視頻處理領(lǐng)域。針對這一現(xiàn)狀,業(yè)內(nèi)做了大量的研究工作,力圖降低其計算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動估計方面,國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上,分析了H.264幀內(nèi)編碼, 幀間編碼及變換,量化技術(shù)的原理及特點(diǎn),提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法,通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當(dāng)前塊的邊緣信息,累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖,以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度,在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明:Foreman 圖像序列編碼性能有了提高,其中PSNR平均降低了0.06dB,Bitrate平均降低了19.4%,這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測模式選擇算法方面進(jìn)行了改進(jìn)研究:按順序?qū)Σ煌愋瓦M(jìn)行判決,有選擇地去比較可能模式,使得在有效減少需判決的模式數(shù)量的同時,結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明:改進(jìn)算法相對與原來算法能夠節(jié)省很多的編碼時間(平均下降了49.3%),但帶來的圖像質(zhì)星的下降(平均下降0.08dB,可以忽略)和碼率較少的增加。 同時在整數(shù)DCT變換模塊中,提出了一種快速蝶形算法,使得對4×4點(diǎn)數(shù)據(jù)做一次變換,只需通過8×8次加法和2×8次移位運(yùn)算便可完成,與原來12×8次加法和4×8次移位相比,新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計流程,并實現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現(xiàn)的H.264編碼視頻處理模塊設(shè)計具備了成本低,周期短,設(shè)計方法靈活等優(yōu)點(diǎn),具有廣闊的市場應(yīng)用前景。 仿真表明,通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高,使H.264 Baseline編碼器能在PC平臺上實現(xiàn)實時編碼。

    標(biāo)簽: FPGA 264 編解碼

    上傳時間: 2013-07-18

    上傳用戶:zukfu

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