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硬件實現

  • 指紋識別算法的研究及基于FPGA的硬件實現

    隨著圖像處理和模式識別技術的進步，基于生物特征的識別技術成為蓬勃發展的高技術之一，根據IBG(InternationalBiometricGroup)組織對生物特征市場的統計和預測，該領域的收入的年增長率30-50％，到2008年，全球總收入將達到46.39億美元。而基于指紋特征的識別技術由于其獨特的可靠性，穩定性，方便快捷的特點，恰好符合了市場的需求。目前指紋識別技術是生物識別領域中應用最廣泛的識別技術，也是研究與應用的一個熱點。 SOPC片上可編程系統和嵌入式系統是當前電子設計領域中最熱門的概念。NiosⅡ是Altera公司開發的一種采用流水線技術、單指令流的RISC嵌入式處理器軟核，可以將它嵌入FPGA內部，與用戶自定義邏輯結合構成一個基于FPGA的片上系統。與嵌入式硬核相比較，嵌入式軟核具有更大的靈活性。而FPGA的高速性、恰恰滿足了指紋識別系統對速度的要求。 本文對指紋識別技術中各個環節的算法進行了較為深入的研究，結合NiosⅡ嵌入式處理器的特點，對算法進行了合理的選擇與優化，形成了一套完整的指紋識別算法，并提出了一種基于FPGA的指紋識別系統硬件設計方案。 論文的內容主要包括以下幾個方面： 1、對指紋圖像預處理、后處理和匹配算法進行了改進，提高了算法的性能；設計了一種適用于快速匹配的指紋特征數據結構；提出了一套基于特征點匹配的指紋識別算法。實驗結果表明該算法速度快、誤識率較低、可靠性較高，可以滿足實用的要求。 2、本著增加系統集成度、減小系統體積、提高便攜性、降低功耗和成本，同時提升系統的性能的原則，使用Altera公司提供的外圍設備IP核配合NiosⅡ處理器軟核搭建了一個單片嵌入式系統，然后以內嵌NiosⅡ軟核的FPGA和FPS200指紋采集器為核心芯片，外配片外RAM和Flash存儲器以及小鍵盤和LCD顯示屏等器件，設計了一個便攜式指紋識別系統，提出了一套基于FPGA的硬件設計方案。 3、利用NiosⅡ開發板對硬件設計方案進行了初步的驗證，實現了指紋采集芯片FPS200與FPGA的接口，并進行了算法的移植。 實驗結果表明本文所提出的系統設計方案是可行的。基于FPGA的自動指紋識別系統在速度、功耗、體積、擴展性方面有著獨特的優勢，具有廣闊的發展空間。最后提出了對這一設計繼續改進的思路和下一步研究的內容。

    標簽： FPGA 指紋識別 法的研究 硬件實現

    上傳時間： 2013-06-07

    上傳用戶：kikye

  • 指紋識別算法的研究及基于FPGA的硬件實現

    隨著圖像處理和模式識別技術的進步，基于生物特征的識別技術成為蓬勃發展的高技術之一，根據IBG(InternationalBiometricGroup)組織對生物特征市場的統計和預測，該領域的收入的年增長率30-50％，到2008年，全球總收入將達到46.39億美元。而基于指紋特征的識別技術由于其獨特的可靠性，穩定性，方便快捷的特點，恰好符合了市場的需求。目前指紋識別技術是生物識別領域中應用最廣泛的識別技術，也是研究與應用的一個熱點。 SOPC片上可編程系統和嵌入式系統是當前電子設計領域中最熱門的概念。NiosⅡ是Altera公司開發的一種采用流水線技術、單指令流的RISC嵌入式處理器軟核，可以將它嵌入FPGA內部，與用戶自定義邏輯結合構成一個基于FPGA的片上系統。與嵌入式硬核相比較，嵌入式軟核具有更大的靈活性。而FPGA的高速性、恰恰滿足了指紋識別系統對速度的要求。 本文對指紋識別技術中各個環節的算法進行了較為深入的研究，結合NiosⅡ嵌入式處理器的特點，對算法進行了合理的選擇與優化，形成了一套完整的指紋識別算法，并提出了一種基于FPGA的指紋識別系統硬件設計方案。 論文的內容主要包括以下幾個方面： 1、對指紋圖像預處理、后處理和匹配算法進行了改進，提高了算法的性能；設計了一種適用于快速匹配的指紋特征數據結構；提出了一套基于特征點匹配的指紋識別算法。實驗結果表明該算法速度快、誤識率較低、可靠性較高，可以滿足實用的要求。 2、本著增加系統集成度、減小系統體積、提高便攜性、降低功耗和成本，同時提升系統的性能的原則，使用Altera公司提供的外圍設備IP核配合NiosⅡ處理器軟核搭建了一個單片嵌入式系統，然后以內嵌NiosⅡ軟核的FPGA和FPS200指紋采集器為核心芯片，外配片外RAM和Flash存儲器以及小鍵盤和LCD顯示屏等器件，設計了一個便攜式指紋識別系統，提出了一套基于FPGA的硬件設計方案。 3、利用NiosⅡ開發板對硬件設計方案進行了初步的驗證，實現了指紋采集芯片FPS200與FPGA的接口，并進行了算法的移植。 實驗結果表明本文所提出的系統設計方案是可行的。基于FPGA的自動指紋識別系統在速度、功耗、體積、擴展性方面有著獨特的優勢，具有廣闊的發展空間。最后提出了對這一設計繼續改進的思路和下一步研究的內容。

    標簽： FPGA 指紋識別 法的研究 硬件實現

    上傳時間： 2013-07-28

    上傳用戶：hxy200501

  • 基于FPGA的FFT數字處理器的硬件實現

    DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具,直接計算DFT的計算量與變換區間長度N的平方成正比.當N較大時,因計算量太大,直接用DFT算法進行譜分析和喜好的實時處理是不切實際的.快速傅里葉變換(Fast Fourier Transformation,簡稱FFT)使DFT運算效率提高1~2個數量級.本文的目的就是研究如何應用FPGA這種大規模可編程邏輯器件實現FFT的算法.本設計主要采用先進的基-4DIT算法研制一個具有實用價值的FFT實時硬件處理器.在FFT實時硬件處理器的設計實現過程中,利用遞歸結構以及成組浮點制運算方式,解決了蝶形計算、數據傳輸和存儲操作協調一致問題.合理地解決了位增長問題.同時,采用并行高密度乘法器和流水線(pipeline)工作方式,并將雙端口RAM、只讀ROM全部內置在FPGA芯片內部,使整個系統的數據交換和處理速度得以很大提高,實際合理地解決了資源和速度之間相互制約的問題.本設計采用Verilog HDL硬件描述語言進行設計,由于在設計中采用Xilinx公司提供的稱為Core的IP功能塊極大地提高了設計效率.

    標簽： FPGA FFT 數字處理器 硬件實現

    上傳時間： 2013-06-20

    上傳用戶：小碼農lz

  • 基于Verilog-HDL的硬件電路的實現 9.1 簡單的可編程單脈沖發生器 　　9.1.1 由系統功能描述時序關系 　　9.1.2 流程圖的設計 　　9.1.3 系統功能描述 　　

    基于Verilog-HDL的硬件電路的實現 9.1 簡單的可編程單脈沖發生器 　　9.1.1 由系統功能描述時序關系 　　9.1.2 流程圖的設計 　　9.1.3 系統功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述的模塊化方法 　　9.1.7 輸入檢測模塊的詳細描述及仿真 　　9.1.8 計數模塊的詳細描述 　　9.1.9 可編程單脈沖發生器的系統仿真 　　9.1.10 可編程單脈沖發生器的硬件實現 　　9.1.11 關于電路設計中常用的幾個有關名詞

    標簽： Verilog-HDL 9.1 功能描述

    上傳時間： 2015-09-16

    上傳用戶：chfanjiang

  • 基于Verilog-HDL的硬件電路的實現 9.2 具有LCD顯示單元的可編程單脈沖發生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設計的思路與流程 　　9.

    基于Verilog-HDL的硬件電路的實現 9.2 具有LCD顯示單元的可編程單脈沖發生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設計的思路與流程 　　9.2.3 LCD顯示單元的硬件實現 　　9.2.4 可編程單脈沖數據的BCD碼化 　　9.2.5 task的使用方法 　　9.2.6 for循環語句的使用方法 　　9.2.7 二進制數轉換BCD碼的硬件實現 　　9.2.8 可編程單脈沖發生器與顯示單元的接口 　　9.2.9 具有LCD顯示單元的可編程單脈沖發生器的硬件實現 　　9.2.10 編譯指令-"文件包含"處理的使用方法

    標簽： Verilog-HDL LCD 9.2 顯示單元

    上傳時間： 2014-06-23

    上傳用戶：xc216

  • 基于Verilog-HDL的硬件電路的實現 9.3 脈沖計數與顯示 　　9.3.1 脈沖計數器的工作原理 　　9.3.2 計數模塊的設計與實現 　　9.3.3 parameter的使用

    基于Verilog-HDL的硬件電路的實現 9.3 脈沖計數與顯示 　　9.3.1 脈沖計數器的工作原理 　　9.3.2 計數模塊的設計與實現 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環語句的使用方法 　　9.3.5 系統函數$random的使用方法 　　9.3.6 脈沖計數器的Verilog-HDL描述 　　9.3.7 特定脈沖序列的發生 　　9.3.8 脈沖計數器的硬件實現

    標簽： Verilog-HDL parameter 9.3 硬件電路

    上傳時間： 2013-12-14

    上傳用戶：jeffery

  • 基于Verilog-HDL的硬件電路的實現 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設計與實現

    基于Verilog-HDL的硬件電路的實現 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設計與實現 　　9.4.4 while循環語句的使用方法 　　9.4.5 門控信號發生模塊的設計與實現 　　9.4.6 頻率計的Verilog-HDL描述 　　9.4.7 頻率計的硬件實現

    標簽： Verilog-HDL 9.4 脈沖 頻率

    上傳時間： 2013-12-01

    上傳用戶：frank1234

  • 基于Verilog-HDL的硬件電路的實現 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設計與實現

    基于Verilog-HDL的硬件電路的實現 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設計與實現 　　9.5.4 forever循環語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9.5.6 時標信號發生模塊的設計與實現 　　9.5.7 周期計的Verilog-HDL描述 　　9.5.8 周期計的硬件實現 　　9.5.9 周期測量模塊的設計與實現之二　　 　　9.5.10 改進型周期計的Verilog-HDL描述 　　9.5.11 改進型周期計的硬件實現 　　9.5.12 兩種周期計的對比

    標簽： Verilog-HDL 周期 9.5 脈沖

    上傳時間： 2015-09-16

    上傳用戶：皇族傳媒

  • 基于Verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理 　　9.6.2 高低電平持續時間測量模

    基于Verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理 　　9.6.2 高低電平持續時間測量模塊的設計與實現 　　9.6.3 改進型高低電平持續時間測量模塊的設計與實現 　　9.6.4 begin聲明語句的使用方法 　　9.6.5 initial語句和always語句的使用方法 　　9.6.6 時標信號發生模塊的設計與實現 　　9.6.7 脈沖高低電平持續時間測量的Verilog-HDL描述 　　9.6.8 脈沖高低電平持續時間測量的硬件實現

    標簽： Verilog-HDL 低電平 9.6 時間測量

    上傳時間： 2013-11-30

    上傳用戶：chenlong

  • 基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制 　　9.7.1 步進電機驅動的邏輯符號 　　9.7.2 步進電機驅動的時序圖 　　9.7.3 步進電機驅動的邏輯框圖

    基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制 　　9.7.1 步進電機驅動的邏輯符號 　　9.7.2 步進電機驅動的時序圖 　　9.7.3 步進電機驅動的邏輯框圖 　　9.7.4 計數模塊的設計與實現 　　9.7.5 譯碼模塊的設計與實現 　　9.7.6 步進電機驅動的Verilog-HDL描述　 　　9.7.7 編譯指令-"宏替換`define"的使用方法 　　9.7.8 編譯指令-"時間尺度`timescale"的使用方法 　　9.7.9 系統任務-"$finish"的使用方法 　　9.7.10 步進電機驅動的硬件實現

    標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路

    上傳時間： 2014-01-23

    上傳用戶：拔絲土豆

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