第1 章 體系結構 ARM經典300問與答第1 問:Q:請問在初始化CPU 堆棧的時候一開始在執行mov r0, LR 這句指令時處理器是什么模式A:復位后的模式,即管理模式.第2 問:Q:請教:MOV 中的8 位圖立即數,是怎么一回事 0xF0000001 是怎么來的A:是循環右移,就是一個0—255 之間的數左移或右移偶數位的來的,也就是這個數除以4一直除, 直到在0-255 的范圍內它是整數就說明是可以的!A:8 位數(0-255)循環左移或循環右移偶數位得到的,F0000001 既是0x1F 循環右移4 位,符合規范,所以是正確的.這樣做是因為指令長度的限制,不可能把32 位立即數放在32 位的指令中.移位偶數也是這個原因.可以看一看ARM 體系結構(ADS 自帶的英文文檔)的相關部分.第3 問:Q:請教:《ARM 微控制器基礎與實戰》2.2.1 節關于第2 個操作數的描述中有這么一段:#inmed_8r 常數表達式.該常數必須對應8 位位圖,即常熟是由一個8 位的常數循環移位偶數位得到.合法常量:0x3FC,0,0xF0000000,200,0xF0000001.非法常量:0x1FE,511,0xFFFF,0x1010,0xF0000010.常數表達式應用舉例:......LDR R0,[R1],#-4 ;讀取 R1 地址上的存儲器單元內容,且 R1 = R1-4針對這一段,我的疑問:1. 即常數是由一個8 位的常數循環移位偶數位得到,這句話如何理解2. 該常數必須對應8 位位圖,既然是8 位位圖,那么取值為0-255,怎么0x3FC 這種超出255 的數是合法常量呢3. 所舉例子中,合法常量和非法常量是怎么區分的 如0x3FC 合法,而0x1FE 卻非法0xF0000000,0xF0000001 都合法,而0xF0000010 又變成了非法4. 對于匯編語句 LDR R0,[R1],#-4,是先將R1 的值減4 結果存入R1,然后讀取R1 所指單元的 值到R0,還是先讀取R1 到R0,然后再將R1 減4 結果存入R1A:提示,任何常數都可用底數*2 的n 次冪 來表示.1. ARM 結構中,只有8bits 用來表示底數,因此底數必須是8 位位圖.2. 8 位位圖循環之后得到常數,并非只能是8 位.3. 0xF0000010 底數是9 位,不能表示.4. LDR R0, [R1], #-4 是后索引,即先讀,再減.可以看一看ARM 體系結構對相關尋址方式的說明.
上傳時間： 2013-11-22
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重大消息:完美NRF24L01+的代替面世了,SI24R1,它與NORDIC 的 NRF24L01+是完全兼容的（SPI 的操作時序，寄存器定義，工作狀態 圖），可以相互通信，支持NRF24L01+的所有通信功能。Si24R 完全 PIN 對PIN 替換NORDIC 的NRF24L01+ ,只要在原來焊NRF24L01P 的 位置上焊上SI24R1，就可以正常通信，SI24R1 還可以與NRF24L01P 相互通信，最大功率做到7DB，靈敏度更高，功耗更低，價格更廉. 為廣大NORDIC 的用戶節約了不少的生產成本!
上傳時間： 2014-01-15
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為解決現Z-Stack定位程序代碼量大，結構復雜等問題，提出一種基于TinyOS的CC2430定位方案。在分析TinyOS組件架構基礎上，設計實現盲節點、錨節點與匯聚節點間的無線通信以及匯聚節點與PC機的串口通信。在此基礎上實現PC對各錨節點RSSI（Received Signal Strength Indicator）寄存器值的正確讀取，確定實驗室環境下對數-常態無線傳播模型的具體參數，并采用質心算法來提高定位精度。實驗顯示，在由四個錨節點組成的4.8×3.6 m2矩形定位區域中，通過RSSI質心定位算法求得的盲節點坐標為（2.483 1，1.018 5），實際坐標為（2.40，1.20），誤差為0.199 6 m，表明較好地實現對盲節點的定位。
上傳時間： 2013-10-21
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本應用手冊闡述了此方案的設計理念，RF1A寄存器，以及WOR功能的時序。同時詳細介紹了CC430F613x和CC430F513x等子系列的特殊用例，并將其歸檔。通過在CC430F613x和CC430F513x子系列上使用WOR的應用實例，本應用手冊給出結論。
上傳時間： 2013-11-15
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基于VHDL的FPGA和Nios II 實例精煉【作者：劉福奇；出版社：北京航空航天大學出版社】（本書優酷視頻地址：http://www.youku.com/playlist_show/id_5882081.html） 內容簡介：本書分為4個部分：Quartus Ⅱ軟件的基本操作、VHDL語法介紹、FPGA設計實例和Nios Ⅱ設計實例；總結了編者幾年來的FPGA設計經驗，力求給初學者或是想接觸這方面知識的讀者提供一種快速入門的方法；適合電子相關專業的大學生、FPGA的初學者以及對FPGA有興趣的電子工程師。初學者可以按照步驟學習。本書中提及到時間計算問題，不光提出有時間戳的方法， 還介紹了一種通過讀取定時器的寄存器來計算時間的方法。其實，有人認為，本書最好的部分是：DMA的實現說明（本書從3個方面講述了DMA的使用）?，F在學習Verilog HDL的人或許比較多，但是用VHDL的人可以學習下，這本書還是很不錯的。
上傳時間： 2014-07-10
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The Virtex™-4 user access register (USR_ACCESS_VIRTEX4) is a 32-bit register thatprovides direct access to bitstream data by the FPGA fabric. It is useful for loadingPowerPC™ 405 (PPC405) processor caches and/or other data into the FPGA after the FPGAhas been configured, thus achieving partial reconfiguration. The USR_ACCESS_VIRTEX4register is programmed through the bitstream with a command that writes a series of 32-bitwords.
標簽： USR_ACCESS PowerPC XAPP 719
上傳時間： 2013-12-23
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FSM 分兩大類：米里型和摩爾型。 組成要素有輸入(包括復位)，狀態(包括當前狀態的操作)，狀態轉移條件，狀態的輸出條件。 設計FSM 的方法和技巧多種多樣，但是總結起來有兩大類：第一種，將狀態轉移和狀態的操作和判斷等寫到一個模塊(process、block)中。另一種是將狀態轉移單獨寫成一個模塊，將狀態的操作和判斷等寫到另一個模塊中(在Verilog 代碼中，相當于使用兩個“always” block)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設計一樣，最好使用同步時序方式設計，好處不再累述。而狀態機實現后，狀態轉移是用寄存器實現的，是同步時序部分。狀態的轉移條件的判斷是通過組合邏輯判斷實現的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊(process，block) 中實現。這樣做的好處不僅僅是便于閱讀、理解、維護，更重要的是利于綜合器優化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現設計。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態機的說明。兩個 always 模塊。其中一個是時序模塊，一個為組合邏輯。時序模塊設計與書上完全一致，表示狀態轉移，可分為同步與異步復位。
標簽： 狀態
上傳時間： 2015-01-02
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設計工程師通常在FPGA上實現FIFO(先進先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會變得不方便或者將增加硬件成本。此時，需要進行自行FIFO設計。本文提供了一種基于信元的FIFO設計方法以供設計者在適當的時候選用。這種方法也適合于不定長包的處理。
上傳時間： 2013-11-05
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設計了一種基于FPGA純硬件方式實現方向濾波的指紋圖像增強算法。設計采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時分復用和流水線處理等技術，完成了方向濾波指紋圖像增強算法在FPGA上的實現。整個系統通過了Modelsim的仿真驗證并在Terasic公司的DE2平臺上完成了硬件測試。設計共消耗了3716個邏輯單元，最高處理速度可達92.93MHz。以50MHz頻率工作時，可在0.5s以內完成一幅256×256指紋圖像的增強處理。
上傳時間： 2013-11-06
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摘要：介紹用一片GAL16V8實現的模≤2n可編程計數器。它是基于“最大長度移位寄存器式計數器”的原理設計而成的．電路簡單可靠．同時介紹一種由它組成的實用電路——由GAL實現時、分、秒計時的數字鐘電路。 關鍵詞：GAL 最大長度移位寄存器式計數器
上傳時間： 2013-11-12
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