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基于DSP的單相Boost型數(shù)字PFC控制技術(shù)

為了減少電力電子裝置對(duì)電網(wǎng)引起的諧波污染,在變頻器接入電網(wǎng)之前加入PFC電路是一種趨勢(shì)。討論了基于TMS320LF2407的全數(shù)字控制的單相PFC電路的工作原理,并由此得到了主電路參數(shù)的選取原則;建立了單相Boost型數(shù)字PFC的小信號(hào)動(dòng)態(tài)模型,并分析了基于該模型的數(shù)字控制設(shè)計(jì)方法,給出了設(shè)計(jì)軟件流程;最后搭建了一臺(tái)樣機(jī),在實(shí)際電路中實(shí)現(xiàn)了數(shù)字控制的單相PFC,并得到了較好的實(shí)驗(yàn)結(jié)果。

標(biāo)簽： Boost DSP PFC 單相

上傳時(shí)間： 2014-12-28

上傳用戶(hù)：zhangyi99104144

編碼器倍頻、鑒相電路在FPGA中的實(shí)現(xiàn)

編碼器倍頻、鑒相電路在FPGA中的實(shí)現(xiàn)

標(biāo)簽： FPGA 編碼器 倍頻 中的實(shí)現(xiàn)

上傳時(shí)間： 2013-11-08

上傳用戶(hù)：38553903210

利用WinDriver實(shí)現(xiàn)鏈?zhǔn)紻MA

PCI Express 協(xié)議由于其高速串行、系統(tǒng)拓?fù)浜?jiǎn)單等特點(diǎn)被廣泛用于各種領(lǐng)域。Altera公司的Arria II GX FPGA內(nèi)集成了支持鏈?zhǔn)紻MA傳輸功能的PCI Express硬核，適應(yīng)了PCI Express總線高速度的要求。文中利用Jungo公司的WinDriver軟件實(shí)現(xiàn)了鏈?zhǔn)紻MA的上層應(yīng)用設(shè)計(jì)。首先給出了鏈?zhǔn)紻MA實(shí)現(xiàn)的基本過(guò)程，接著分析了鏈?zhǔn)紻MA數(shù)據(jù)傳輸需要處理的幾個(gè)問(wèn)題，給出了相應(yīng)的解決辦法和策略。采用這些方法，保證了DAM數(shù)據(jù)傳輸?shù)恼_性，簡(jiǎn)化了底層FPGA應(yīng)用邏輯的設(shè)計(jì)。

標(biāo)簽： WinDriver DMA 上傳時(shí)間： 2013-11-20

XAPP806 -決定DDR反饋時(shí)鐘的最佳DCM相移

This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory is controlled by a controller that attaches to either the OPB or PLB and is used inan embedded microprocessor application. This reference system also uses a DCM that isconfigured so that the phase of its output clock can be changed while the system is running anda GPIO core that controls that phase shift. The GPIO output is controlled by a softwareapplication that can be run on a PowerPC® 405 or Microblaze™ microprocessor.

標(biāo)簽： XAPP 806 DDR DCM

上傳時(shí)間： 2013-10-15

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WP369可擴(kuò)展式處理平臺(tái)-各種嵌入式系統(tǒng)的理想解決方案

WP369可擴(kuò)展式處理平臺(tái)-各種嵌入式系統(tǒng)的理想解決方案 ：Delivering unrivaled levels of system performance,flexibility, scalability, and integration to developers,Xilinx's architecture for a new Extensible Processing Platform is optimized for system power, cost, and size. Based on ARM's dual-core Cortex™-A9 MPCore processors and Xilinx’s 28 nm programmable logic,the Extensible Processing Platform takes a processor-centric approach by defining a comprehensive processor system implemented with standard design methods. This approach provides Software Developers a familiar programming environment within an optimized, full featured,powerful, yet low-cost, low-power processing platform.

標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)

上傳時(shí)間： 2013-10-22

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WP369-可擴(kuò)展式處理平臺(tái)各種嵌入式系統(tǒng)的理想解決方案

  　　賽靈思的新型可擴(kuò)展式處理平臺(tái)架構(gòu)可為開(kāi)發(fā)人員提供無(wú)與倫比的系統(tǒng)性能、靈活性、可擴(kuò)展性和集成度，并為降低系統(tǒng)功耗、成本和縮小尺寸進(jìn)行了精心優(yōu)化。 　　可擴(kuò)展式處理平臺(tái)基于 ARM 的雙核 Cortex™-A9MPCore 處理器以及賽靈思的 28nm 可編程邏輯之上，采用以處理器為核心的設(shè)計(jì)方案，并能定義通過(guò)標(biāo)準(zhǔn)設(shè)計(jì)方法實(shí)施的綜合處理器系統(tǒng)。這種方案可為軟件開(kāi)發(fā)人員在功能齊備且強(qiáng)大的優(yōu)化型低成本低功耗處理平臺(tái)上提供熟悉的編程環(huán)境。

標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)

上傳時(shí)間： 2013-11-20

上傳用戶(hù)：杏簾在望

擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語(yǔ)言編寫(xiě)出源程序，在Virtex-II Pro 開(kāi)發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract:  To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.

標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信

上傳時(shí)間： 2013-11-06

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CPLD器件在兩相混合式步進(jìn)電動(dòng)機(jī)驅(qū)動(dòng)器中的應(yīng)用

文章詳細(xì)介紹了一種以Xilinx 公司生產(chǎn)的CPLD 器件XC9536 為核心來(lái)產(chǎn)生電機(jī)繞組參考電流, 進(jìn)而實(shí)現(xiàn)具有繞組電流補(bǔ)償功能的兩相混合式步進(jìn)電動(dòng)機(jī)10 細(xì)分和50 細(xì)分運(yùn)行方式的方法。實(shí)踐證明, 該方法可以有效地提高兩相混合式步進(jìn)電動(dòng)機(jī)系統(tǒng)的運(yùn)行效果。

標(biāo)簽： CPLD 器件 中的應(yīng)用 步進(jìn)電動(dòng)

上傳時(shí)間： 2013-11-15

上傳用戶(hù)：lnnn30

基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設(shè)計(jì)

數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案，利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算，并用Verilog HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。

標(biāo)簽： FPGA 數(shù)字 三相 優(yōu)化設(shè)計(jì)

上傳時(shí)間： 2013-11-15

上傳用戶(hù)：yjj631

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA加以實(shí)面。

標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)路

上傳時(shí)間： 2014-12-28

上傳用戶(hù)：ruixue198909