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基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設計

資 源 簡 介

數(shù)字三相鎖相環(huán)中含有大量乘法運算和三角函數(shù)運算,占用大量的硬件邏輯資源。為此,提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實現(xiàn)方案,利用乘法模塊復用和CORDIC算法實現(xiàn)三角函數(shù)運算,并用Verilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現(xiàn)。仿真和實驗結果表明,優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源,并能快速、準確地鎖定相位,具有良好的性能。

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