用verilog編寫(xiě)的搶答器,當(dāng)主持人宣布“開(kāi)始比賽”,系統(tǒng)初始化,選手進(jìn)入“搶答狀態(tài)”。當(dāng)某一選手首先按下?lián)尨痖_(kāi)關(guān)時(shí),相應(yīng)的指示燈亮,此時(shí)搶答器不再接受其他輸入信號(hào)。電路具有累計(jì)分控制(分別用4個(gè)4位選手的積分——十六進(jìn)制數(shù)),由主持人控制“加分”?!凹臃帧奔臃滞戤?,開(kāi)始下一輪搶答。電路還可以設(shè)有回答問(wèn)題時(shí)間控制。
標(biāo)簽:
verilog
編寫(xiě)
搶答器
上傳時(shí)間:
2014-01-16
上傳用戶(hù):佳期如夢(mèng)