基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì),實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的任意進(jìn)制分頻,包含了項(xiàng)目文件和VHDL源代碼
資源簡(jiǎn)介:基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì),實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的任意進(jìn)制分頻,包含了項(xiàng)目文件和VHDL源代碼
上傳時(shí)間: 2017-07-18
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資源簡(jiǎn)介:基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真
上傳時(shí)間: 2016-02-11
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資源簡(jiǎn)介:數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過(guò)程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于VHDL 的數(shù)控分頻器設(shè)計(jì),整個(gè)過(guò)程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...
上傳時(shí)間: 2014-11-29
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資源簡(jiǎn)介:用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間: 2013-10-28
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資源簡(jiǎn)介:用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間: 2015-01-02
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資源簡(jiǎn)介:數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比,數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的,方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間: 2016-10-13
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資源簡(jiǎn)介:數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比,例3的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的,方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間: 2013-12-11
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資源簡(jiǎn)介:自己編的一個(gè)分頻器的程序模版 雖然原理很簡(jiǎn)單,經(jīng)過(guò)多次實(shí)踐很實(shí)用 被多次用在其它的程序中
上傳時(shí)間: 2015-03-20
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資源簡(jiǎn)介:由VHDL 語(yǔ)言實(shí)現(xiàn)的數(shù)控分頻 利用的是QUARTUES環(huán)境已經(jīng)得到驗(yàn)證
上傳時(shí)間: 2014-01-12
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資源簡(jiǎn)介:基于fpga和sopc的用VHDL語(yǔ)言編寫的EDA數(shù)控分頻器
上傳時(shí)間: 2014-01-03
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資源簡(jiǎn)介:用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2013-08-30
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資源簡(jiǎn)介:基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì),用于設(shè)計(jì)EDA
上傳時(shí)間: 2013-09-03
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資源簡(jiǎn)介:基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì),用于設(shè)計(jì)EDA
上傳時(shí)間: 2015-04-09
上傳用戶:凌云御清風(fēng)
資源簡(jiǎn)介:基于VHDL語(yǔ)言描述的一個(gè)分頻器,根據(jù)端口值,可作為四分頻,八分頻等分頻器使用。
上傳時(shí)間: 2013-12-31
上傳用戶:集美慧
資源簡(jiǎn)介:用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2015-08-20
上傳用戶:songrui
資源簡(jiǎn)介:一個(gè)基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)的文檔資料
上傳時(shí)間: 2016-07-13
上傳用戶:CHENKAI
資源簡(jiǎn)介:基于Quartus II軟件 用verilog 語(yǔ)言描述的38譯碼器
上傳時(shí)間: 2013-12-01
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資源簡(jiǎn)介:基于VDHL的38譯碼器的實(shí)現(xiàn)與58分頻器的實(shí)現(xiàn) FPGA主芯片:CycloneII EP2C35F672C6
上傳時(shí)間: 2014-01-17
上傳用戶:banyou
資源簡(jiǎn)介:該文檔為基于FPGA的分頻器的設(shè)計(jì)與實(shí)現(xiàn)簡(jiǎn)介文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2021-11-15
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資源簡(jiǎn)介:該文檔為一種基于FPGA的分頻器的實(shí)現(xiàn)講解文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2021-12-01
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資源簡(jiǎn)介:該文檔為FPGA_ASIC-基于CPLD、FPGA的半整數(shù)分頻器的設(shè)計(jì)講解文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2022-02-26
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資源簡(jiǎn)介:數(shù)控分頻器設(shè)計(jì):對(duì)于一個(gè)加法計(jì)數(shù)器,裝載不同的計(jì)數(shù)初始值時(shí),會(huì)有不同頻率的溢出輸出信號(hào)。計(jì)數(shù)器溢出時(shí),輸出‘1’電平,同時(shí)溢出時(shí)的‘1’電平反饋給計(jì)數(shù)器的輸入端作為裝載信號(hào);否則輸出‘0’電平。
上傳時(shí)間: 2015-07-16
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資源簡(jiǎn)介:本文主要介紹了50%占空比三分頻器的三種設(shè)計(jì)方法,并給出了圖形設(shè)計(jì)、VHDL設(shè)計(jì)、編譯結(jié)果和仿真結(jié)果。設(shè)計(jì)中采用EPM7064AETC44-7 CPLD,在QuartusⅡ4.2軟件平臺(tái)上進(jìn)行。
上傳時(shí)間: 2014-01-25
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資源簡(jiǎn)介:用FPGA仿真實(shí)現(xiàn)數(shù)控分頻器,完整的工程文件
上傳時(shí)間: 2014-06-18
上傳用戶:dyctj
資源簡(jiǎn)介:fredivn.vhd 偶數(shù)分頻\r\nfredivn1.vhd 奇數(shù)分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數(shù)控分頻器
上傳時(shí)間: 2013-08-15
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資源簡(jiǎn)介:這是用VHDL語(yǔ)言寫的32位分頻器的程序,可直接運(yùn)行,看結(jié)果,歡迎使用。多指正,交流。
上傳時(shí)間: 2015-05-11
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資源簡(jiǎn)介:帶分頻器的bcd計(jì)數(shù)電路設(shè)計(jì),verilog源碼
上傳時(shí)間: 2014-01-14
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資源簡(jiǎn)介:第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 7.1 半整數(shù)分頻器的設(shè)計(jì) 7.2 音樂(lè)發(fā)生器 7.3 2FSK/2PSK信號(hào)產(chǎn)生器 7.4 實(shí)用多功能電子表 7.5 交通燈控制器 7.6 數(shù)字頻率計(jì)
上傳時(shí)間: 2015-06-23
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資源簡(jiǎn)介:vhdl語(yǔ)言寫的基數(shù)分頻器,多平臺(tái),通過(guò)MODESIM仿真
上傳時(shí)間: 2015-07-20
上傳用戶:541657925
資源簡(jiǎn)介:CPLD 的程序,分頻器
上傳時(shí)間: 2014-01-12
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