基于Quartus II的數控分頻器的項目設計,實現對時鐘信號的任意進制分頻,包含了項目文件和VHDL源代碼
資源簡介:基于Quartus II的數控分頻器的項目設計,實現對時鐘信號的任意進制分頻,包含了項目文件和VHDL源代碼
上傳時間: 2017-07-18
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資源簡介:基于vhdl的數控分頻器設計的源代碼及仿真
上傳時間: 2016-02-11
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資源簡介:數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于VHDL 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預置數的加法計數器和減法計數器實現...
上傳時間: 2014-11-29
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資源簡介:用VerilogHDL實現基于FPGA的通用分頻器的設計
上傳時間: 2013-10-28
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資源簡介:用VerilogHDL實現基于FPGA的通用分頻器的設計
上傳時間: 2015-01-02
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資源簡介:數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時,將對輸入的時鐘信號有不同的分頻比,數控分頻器就是用計數值可并行預置的加法計數器設計完成的,方法是將計數溢出位與預置數加載輸入信號相接即可。
上傳時間: 2016-10-13
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資源簡介:數控分頻器的設計 數控分頻器的功能就是當在輸入端給定不同輸入數據時,將對輸入的時鐘信號有不同的分頻比,例3的數控分頻器就是用計數值可并行預置的加法計數器設計完成的,方法是將計數溢出位與預置數加載輸入信號相接即可。
上傳時間: 2013-12-11
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資源簡介:自己編的一個分頻器的程序模版 雖然原理很簡單,經過多次實踐很實用 被多次用在其它的程序中
上傳時間: 2015-03-20
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資源簡介:由VHDL 語言實現的數控分頻 利用的是QUARTUES環境已經得到驗證
上傳時間: 2014-01-12
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資源簡介:基于fpga和sopc的用VHDL語言編寫的EDA數控分頻器
上傳時間: 2014-01-03
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資源簡介:用Verilog實現基于FPGA的通用分頻器
上傳時間: 2013-08-30
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資源簡介:基于CPLD-FPGA的半整數分頻器的設計,用于設計EDA
上傳時間: 2013-09-03
上傳用戶:pioneer_lvbo
資源簡介:基于CPLD-FPGA的半整數分頻器的設計,用于設計EDA
上傳時間: 2015-04-09
上傳用戶:凌云御清風
資源簡介:基于VHDL語言描述的一個分頻器,根據端口值,可作為四分頻,八分頻等分頻器使用。
上傳時間: 2013-12-31
上傳用戶:集美慧
資源簡介:用Verilog實現基于FPGA的通用分頻器
上傳時間: 2015-08-20
上傳用戶:songrui
資源簡介:一個基于CPLD/FPGA的半整數分頻器的設計的文檔資料
上傳時間: 2016-07-13
上傳用戶:CHENKAI
資源簡介:基于Quartus II軟件 用verilog 語言描述的38譯碼器
上傳時間: 2013-12-01
上傳用戶:wweqas
資源簡介:基于VDHL的38譯碼器的實現與58分頻器的實現 FPGA主芯片:CycloneII EP2C35F672C6
上傳時間: 2014-01-17
上傳用戶:banyou
資源簡介:該文檔為基于FPGA的分頻器的設計與實現簡介文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………
上傳時間: 2021-11-15
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資源簡介:該文檔為一種基于FPGA的分頻器的實現講解文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………
上傳時間: 2021-12-01
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資源簡介:該文檔為FPGA_ASIC-基于CPLD、FPGA的半整數分頻器的設計講解文檔,是一份很不錯的參考資料,具有較高參考價值,感興趣的可以下載看看………………
上傳時間: 2022-02-26
上傳用戶:slq1234567890
資源簡介:數控分頻器設計:對于一個加法計數器,裝載不同的計數初始值時,會有不同頻率的溢出輸出信號。計數器溢出時,輸出‘1’電平,同時溢出時的‘1’電平反饋給計數器的輸入端作為裝載信號;否則輸出‘0’電平。
上傳時間: 2015-07-16
上傳用戶:wxhwjf
資源簡介:本文主要介紹了50%占空比三分頻器的三種設計方法,并給出了圖形設計、VHDL設計、編譯結果和仿真結果。設計中采用EPM7064AETC44-7 CPLD,在QuartusⅡ4.2軟件平臺上進行。
上傳時間: 2014-01-25
上傳用戶:凌云御清風
資源簡介:用FPGA仿真實現數控分頻器,完整的工程文件
上傳時間: 2014-06-18
上傳用戶:dyctj
資源簡介:fredivn.vhd 偶數分頻\r\nfredivn1.vhd 奇數分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數控分頻器
上傳時間: 2013-08-15
上傳用戶:lizhen9880
資源簡介:這是用VHDL語言寫的32位分頻器的程序,可直接運行,看結果,歡迎使用。多指正,交流。
上傳時間: 2015-05-11
上傳用戶:chenlong
資源簡介:帶分頻器的bcd計數電路設計,verilog源碼
上傳時間: 2014-01-14
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資源簡介:第7章數字系統設計實例 7.1 半整數分頻器的設計 7.2 音樂發生器 7.3 2FSK/2PSK信號產生器 7.4 實用多功能電子表 7.5 交通燈控制器 7.6 數字頻率計
上傳時間: 2015-06-23
上傳用戶:tianyi223
資源簡介:vhdl語言寫的基數分頻器,多平臺,通過MODESIM仿真
上傳時間: 2015-07-20
上傳用戶:541657925
資源簡介:CPLD 的程序,分頻器
上傳時間: 2014-01-12
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