SVPWM算法的DSP源碼，實現逆變輸出與電網電壓同頻同相，并能跟蹤市電幅值變化
上傳時間： 2013-07-20
上傳用戶：yd19890720
波束形成模塊是聲納信號處理系統中的核心部分，其作用為在空域上加強來自某一方向的信號，抑制干擾，同時探測目標的方位。因此，波束形成模塊的研究在水下探測器、水下武器引信等聲納系統中顯得尤為重要。本文基于陣列波束形成的原理對圓陣自適應波束形成展開了比較深入的研究。 首先，本文概述了聲納波束形成的研究背景和研究現狀。基于本課題所研究的主動聲納模型，分析了主動聲納信號，提出應用復基帶信號進行波束形成的方案；對接收波束形成的原理和方法進行了比較詳細的推導和論述。 其次，本文重點對均勻圓形陣列流形的波束形成作了詳細分析和波束圖函數推導，并且應用MATLAB軟件進行了仿真分析。然后對LMS自適應算法進行了介紹，由對LMS算法的分析推導了DLMS算法，并對LMS算法和DLMS算法進行了分析，并將DLMS算法應用于均勻圓陣波束形成。仿真結果表明，基于FIR濾波架構的DLMS算法以犧牲部分收斂速度為代價，可獲得高速并行處理能力。DLMS自適應波束形成方法能使目標方向信號加強，同時將干擾信號零陷。 最后，本文介紹了基于FPGA的并行度為2的8陣元DLMS自適應波束形成設計思路以及實現方法。系統的整體結構采用了并行處理架構，而在單個支路采用了流水線技術。并應用硬件描述(VHDL)語言在QuartusⅡ4.0環境下設計了各軟件模塊和功能仿真。
上傳時間： 2013-04-24
上傳用戶：moonkoo7
FPGA布局算法和軟件位于工藝映射和布線之間，是一個承上啟下的階段，對最終的布通率和時序都有著重要的影響。 本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國內外裝箱和布局算法的基礎上，本文提出了一種新的結合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優化裝箱和布局。本文給了基于學術界標準布局布線軟件VPR的一個軟件實現，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實現，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來的平均額外時間開銷不到20％。 FPGA布局軟件實現對整個FPGA CAD流程的運行效率，算法的可擴展性也有著不可忽視的影響。現代FPGA有著多樣而復雜的邏輯和布線資源。而學術界的布局軟件'VPR所面向的FPGA卻只能處理十分簡單的FPGA結構，對于宏、總線、多時鐘等實際應用中很重要的部分都沒有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結構的邏輯單元層來統一處理多種類型的邏輯資源。針對相對位置約束在現代FPGA布局軟件中的重要地位，我們提出了一種處理相對位置約束的方法。這些討論均已經在面向Xilinx SpartanⅡ芯片布局的原型系統中得到了實現，初步證實了這些方法的可擴展性和實用性。
上傳時間： 2013-06-21
上傳用戶：ezgame
現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件。基于SRAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于ASIC中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
上傳時間： 2013-07-24
上傳用戶：yezhihao
現場可編程門陣列(FPGA)能夠減少電子系統的開發風險和開發成本，縮短上市時間，降低維護升級成本，故廣泛地應用在電子系統中。最新的FPGA都采用了層次化的布線資源結構，與以前的結構發生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發適用于這種層次化的FPGA結構并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結構描述方法，對FPGA功耗模型和時序模型進行了研究，實現了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結構描述方面，本文在分析現代商用FPGA層次化結構及學術上對FPGA描述方法的基礎上，提出一種基于Tile的FPGA結構描述。由于基本Tile的重復性，采用該方法可以簡化FPGA結構的描述，同時由于該方法是以硬件結構為根據，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統中測試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關于電路功耗計算的基本方法，并將其應用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態功耗模型和靜態功耗模型。動態功耗的計算采用基于節點狀態轉換率的開關級動態功耗計算和邏輯塊宏模型，靜態功耗則采用基于公式計算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達式計算模型。這些功耗模型將運用到我們后面的功耗計算和基于功耗驅動的布線算法中。 在FPGA布線算法研究和實現方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結構轉變為FPGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運用的FPGA布線資源圖上，實現FPGA的基于布通率的布線算法。在此基礎上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進行了研究；同時采用了FPGA功耗模型，在布線算法實現中考慮了動態功耗的問題。最后在布線算法中實現兩種啟發式策略以提高可布線資源有效利用率。
上傳時間： 2013-04-24
上傳用戶：long14578
本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-27
上傳用戶：xsnjzljj
論文設計了一種FPGA結構描述方法，解決了FPGA建模問題。FPGA結構描述方法包含邏輯單元信息，互連線信息等10部分。當采用不同的FPGA芯片進行布局布線時，只需要使用結構描述方法重新定義這種FPGA芯片的結構，不需要改變布局布線工具。 為了配合FPGA編程下載，論文改進了劃分網表算法，能夠生成LUT配置信息文件。改進了布局布線算法，能夠支持更多的商用FPGA結構特征，開發的布局布線工具在可布通性上和VPR接近，布局階段能夠減少21％的邏輯單元交換次數，它在布局布線之后生成內部連接信息，布局信息和布線信息。這些信息提供給布局布線的下一階段編程下載必要的支持，可以生成位流文件下載到FPGA中。
上傳時間： 2013-07-29
上傳用戶：氣溫達上千萬的
本課題涉及先進的FPGA技術引入到數控插補時某些算法的改進，主要目的是更好的利用FPGA具有系統芯片化、高可靠性、開發設計周期短等特點，及具有系統內可再編程的性能，來解決目前軟件插補速度慢而硬件插補設計復雜、調整和修...
上傳時間： 2013-04-24
上傳用戶：gjzeus
一種基于FPGA的Deflate壓縮算法研究與實現
上傳時間： 2013-07-04
上傳用戶：dapangxie
基于FPGA的FIR數字濾波器算法研究與設計實現
上傳時間： 2013-06-30
上傳用戶：fengyujcyz
