<abbr id="sycki"></abbr> <strike id="sycki"></strike> 摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
2-1 何謂測量放大電路？對其基本要求是什么？ 在測量控制系統中，用來放大傳感器輸出的微弱電壓，電流或電荷信號的放大電路稱為測量放大電路，亦稱儀用放大電路。對其基本要求是：①輸入阻抗應與傳感器輸出阻抗相匹配；②一定的放大倍數和穩定的增益；③低噪聲；④低的輸入失調電壓和輸入失調電流以及低的漂移；⑤足夠的帶寬和轉換速率（無畸變的放大瞬態信號）；⑥高輸入共模范圍（如達幾百伏）和高共模抑制比；⑦可調的閉環增益；⑧線性好、精度高；⑨成本低。 2-2 圖2-2a所示斬波穩零放大電路中，為什么采用高、低頻兩個通道，即R3、C3組成的高頻通道和調制、解調、交流放大器組成的低頻通道？ 采用高頻通道是為了使斬波穩零放大電路能在較寬的頻率范圍內工作，而采用低頻通道則能對微弱的直流或緩慢變化的信號進行低漂移和高精度的放大。 2-3 請參照圖2-3，根據手冊中LF347和CD4066的連接圖（即引腳圖），將集成運算放大器LF347和集成模擬開關CD4066接成自動調零放大電路。 LF347和CD4066接成的自動調零放大電路如圖X2-1。
標簽： 信號放大電路
上傳時間： 2013-10-09
上傳用戶：ysjing
德州儀器(TI)通過多種不同的處理工藝提供了寬范圍的運算放大器產品，其類型包括了高精度、微功耗、低電壓、高電壓、高速以及軌至軌。TI還開發了業界最大的低功耗及低電壓運算放大器產品選集，其設計特性可滿足寬范圍的多種應用。為使您的選擇流程更為輕松，我們提供了一個交互式的在線運算放大器參數搜索引擎——amplifier.ti.com/search，可供您鏈接至各種不同規格的運算放大器。設計考慮因素為某項應用選擇最佳的運算放大器所要考慮的因素涉及到多個相關聯的需求。為此，設計人員必須經常權衡彼此矛盾的尺寸、成本、性能等指標因素。即使是資歷最老的工程師也可能會為此而苦惱，但您大可不必如此。緊記以下的幾點，您將會發現選擇范圍將很快的縮小至可掌控的少數幾個。電源電壓(VS)——選擇表中包括了低電壓（最小值低于2.7V）及寬電壓范圍（最小值高于5V）的部分。其余運放的選擇類型（例如精密），可通過快速查驗供電范圍欄來適當選擇。當采用單電源供電時，應用可能需要具有軌至軌(rail-to-rail)性能，并考慮精度相關的參數。精度——主要與輸入偏移電壓(VOS)相關，并分別考慮隨溫度漂移、電源抑制比(PSRR)以及共模抑制比(CMRR)的變化。精密(precision)一般用于描述具有低輸入偏置電壓及低輸入偏置電壓溫度漂移的運算放大器。微小信號需要高精度的運算放大器，例如熱電偶及其它低電平的傳感器。高增益或多級電路則有可能需求低偏置電壓。
上傳時間： 2013-11-25
上傳用戶：1966649934
提出了一種改進的基于直接頻率合成技術（DDS）的任意波形發生器在現場可編程門陣列（FPGA）上的實現方法。首先將三角波、正弦波、方波和升/降鋸齒波的波形數據寫入片外存儲器，當調用時再將相應的數據移入FPGA的片上RAM，取代分區塊的將所有類型波形數據同時存儲在片上RAM中的傳統方法；再利用正弦波和三角波的波形在4個象限的對稱性以及鋸齒波的線性特性，通過硬件反相器對波形數據和尋址地址值進行處理，實現了以1/4的數據量還原出精度不變的模擬信號，從而將整體的存儲量減小為原始設計方案的5%。經驗證，這種改進方法正確可行，能夠大大降低開發成本。
上傳時間： 2013-12-25
上傳用戶：日光微瀾
本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀 用組合邏輯實現的電路和用時序邏輯實現的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步設計。 避免門級描述，除非在關鍵路徑中。
上傳時間： 2013-10-21
上傳用戶：smallfish
PCB的可制造性與可測試性，很詳細的pcb學習資料。
上傳時間： 2014-06-22
上傳用戶：熊少鋒
EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
上傳時間： 2013-11-19
上傳用戶：wxqman
對于電子產品設計師尤其是線路板設計人員來說，產品的可制造性設計（Design For Manufacture，簡稱DFM）是一個必須要考慮的因素，如果線路板設計不符合可制造性設計要求，將大大降低產品的生產效率，嚴重的情況下甚至會導致所設計的產品根本無法制造出來。目前通孔插裝技術（Through Hole Technology，簡稱THT）仍然在使用，DFM在提高通孔插裝制造的效率和可靠性方面可以起到很大作用，DFM方法能有助于通孔插裝制造商降低缺陷并保持競爭力。本文介紹一些和通孔插裝有關的DFM方法，這些原則從本質上來講具有普遍性，但不一定在任何情況下都適用，不過，對于與通孔插裝技術打交道的PCB設計人員和工程師來說相信還是有一定的幫助。1、排版與布局在設計階段排版得當可避免很多制造過程中的麻煩。（1）用大的板子可以節約材料，但由于翹曲和重量原因，在生產中運輸會比較困難，它需要用特殊的夾具進行固定，因此應盡量避免使用大于23cm×30cm的板面。最好是將所有板子的尺寸控制在兩三種之內，這樣有助于在產品更換時縮短調整導軌、重新擺放條形碼閱讀器位置等所導致的停機時間，而且板面尺寸種類少還可以減少波峰焊溫度曲線的數量。（2）在一個板子里包含不同種拼板是一個不錯的設計方法，但只有那些最終做到一個產品里并具有相同生產工藝要求的板才能這樣設計。（3）在板子的周圍應提供一些邊框，尤其在板邊緣有元件時，大多數自動裝配設備要求板邊至少要預留5mm的區域。（4）盡量在板子的頂面(元件面)進行布線，線路板底面(焊接面)容易受到損壞。不要在靠近板子邊緣的地方布線，因為生產過程中都是通過板邊進行抓持，邊上的線路會被波峰焊設備的卡爪或邊框傳送器損壞。（5）對于具有較多引腳數的器件（如接線座或扁平電纜），應使用橢圓形焊盤而不是圓形，以防止波峰焊時出現錫橋(圖1)。
上傳時間： 2013-11-07
上傳用戶：refent
工藝流程波峰焊中的成型工作，是生產過程中效率最低的部分之一，相應帶來了靜電損壞風險并使交貨期延長，還增加了出錯的機會。雙面貼裝A面布有大型IC器件，B面以片式元件為主充分利用PCB空間，實現安裝面積最小化，效率高單面混裝* 如果通孔元件很少，可采用回流焊和手工焊的方式一面貼裝、另一面插裝* 如果通孔元件很少，可采用回流焊和手工焊的方式
上傳時間： 2013-11-14
上傳用戶：哈哈hah
中望CAD2010體驗版正式發布。作為中望公司的最新年度力作，在繼承以往版本優勢的基礎上，中望CAD2010融入了以“安全漏洞抓取、內存池優化、位圖和矢量圖混合處理”等多項可以極大提高軟件穩定性和效率的中望正在申請全球專利的獨創技術，新增了眾多實用的新功能，在整體性能上實現了巨大的飛躍，主要體現在以下幾方面： 大圖紙處理能力的提升 文字所見即所得、消隱打印等新功能 二次開發接口更加成熟 一、大圖紙處理能力的提升 中望CAD2010版采用了更先進的內存管理以及壓縮技術，采用了一些新的優化算法，使得中望CAD常用命令執行效率和資源占用情況得到進一步的提高，特別是在低內存配置下大圖紙的處理能力，大大減少了圖紙內存資源占用量，提升了大圖紙處理速度。主要體現在： 大圖紙內存占用量顯著下降，平均下降約30%，地形圖類圖紙則平均下降50%； 實體縮放和平移，zoom\pan\redraw更加順暢； 保存速度更快、數據更安全，保存速度平均有40%的提升。 二、新增功能 1、文字所見即所得 文字編輯器有多處改進，文字編輯時顯示的樣式為最后在圖面上的樣式，達到了所見即所得的效果。文字編輯器新加入段落設置，可進行制表位、縮進、段落對齊方式、段落間距和段落行距等項目的調整。另外，在文字編輯器內可直接改變文字傾斜、高度、寬度等特征。 2、消隱打印 中望CAD2010版本支持二維和三維對象的消隱打印，在打印對象時消除隱藏線，不考慮其在屏幕上的顯示方式。此次消隱打印功能主要體現在以下兩個方面： （一）、平臺相關命令和功能的調整 視口的“屬性”：增加“著色打印”選項（“線框”和“消隱”兩種著色打印項） 選擇視口后，右鍵菜單支持“著色打印”項（ “線框”和“隱藏”兩種模式） 命令mview增加了“著色打印”功能項，可以方便用戶設置視口的“著色打印屬性”（線框和消隱兩種模式） 打印”對話框調整：在布局空間，激活“打印”對話框，以前的“消隱打印”選項顯示為“隱藏圖紙空間對象”。 頁面設置管理器啟動的“打印設置”對話框調整：圖紙空間中，通過頁面設置管理器激活的“打印設置”對話框，以前的“消隱打印”選項顯示為“隱藏圖紙空間對象” （二）、消隱打印使用方法的調整 模型空間： 可通過“打印”或“頁面設置管理器”打開的“打印設置”對話框中的“消隱打印”選項來控制模型空間的對象是否消隱打印，同時包含消隱打印預覽，若勾選“消隱打印”按鈕，模型空間的對象將被消隱打印出來。 布局空間： 若要在布局空間消隱打印對象，分為兩種情況： 1) 布局空間視口外的對象是否消隱，直接取決于“打印設置”對話框中“隱藏圖紙空間對象”按鈕是否被勾選； ２）布局空間視口中的對象是否消隱，取決于視口本身的屬性，即“著色打印”特性選項，必須確保該選項為“消隱”才可消隱打印或預覽 3、圖層狀態管理器 可以創建多個命名圖層狀態，以保存圖層的狀態列表，用戶可以通過選擇圖層狀態來表現圖紙的不同顯示效果。這種圖層狀態可以輸出供其它圖紙使用，也可以輸入其它保存的圖層狀態設置。 4、文字定點縮放 能夠依據文字位置的特征點，如中心，左下等，作為基準點，對多行文字或單行文字進行縮放，同時不改變基準點位置。 5、Splinedit新功能 全面支持樣條曲線的編輯，主要體現在SPLINEDIT命令行提示中，如下： 擬合數據(F)/閉合樣條(C)/移動(M) 頂點(V)/精度(R)/反向(E)/撤消(U)/<退出(X)>: 擬合數據： 增加(A)/閉合(C)/刪除數據(D)/移動(M)/清理(P)/切線(T)/<退出(X)>: 增加、刪除數據：通過增加、刪除樣條曲線的擬合點來控制樣條曲線的擬合程度。 移動：通過移動指定的擬合點控制樣條曲線的擬合數據 閉合/打開：控制樣條曲線是否閉合。 清理：清除樣條曲線的擬合數據，從而使命令提示信息變為不包含擬合數據的情形。 切線：修改樣條曲線的起點和端點切向。 閉合樣條：將打開的樣條曲線閉合。若選擇的樣條曲線為閉合的，該選項為“打開”，將閉合的樣條曲線打開。 移動：可用來移動樣條曲線的控制點到新的位置。 精度：可通過添加控制點、提高階數或權值的方式更為精密的控制樣條曲線的定義。 反向：調整樣條曲線的方向為反向。 6、捕捉和柵格功能增強 7、支持文件搜索路徑 關于激活注冊：打開CAD界面，找到左上面的“幫助”，激活產品-復制申請碼-再打開你解壓到CAD包找到keygen.exe（也就是注冊機，有的在是“Key”文件里，如果沒有可以到網上下載），輸入申請碼--點擊確定，就中間那個鍵--得到數據 應該是五組-復制再回到上面激活碼頁面，粘貼激活碼確定就ok ！復制(粘貼)的時候用 ctrl +c（v），用鼠標右鍵沒用！ 如果打開安裝CAD就得注冊才能運行的，那方法也跟上邊的差不多！ 其實你在網上一般是找不到激活碼的，因為各個申請碼不一樣，所以別人的激活碼到你那基本上沒用，只能用相應的方法得到激活碼，這方法也就要你自己去試了，我原來也不會裝CAD，但現在一般3分鐘就裝好了，只要知道怎么說了就快了，一般軟件都是一樣的裝法，不會裝可以到網上找資料！有時求人不如求已，自己算比在網上等著別人給你算快多了
上傳時間： 2013-11-18
上傳用戶：段璇琮*
<button id="880iy"></button>