隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個(gè)高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速?gòu)?fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對(duì)整個(gè)空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲(chǔ)器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語(yǔ)言和可編程門陣列FPGA技術(shù),對(duì)多個(gè)信號(hào)源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計(jì)中,用VHDL語(yǔ)言對(duì)高速?gòu)?fù)接器進(jìn)行行為級(jí)建模,為了驗(yàn)證這個(gè)模型,首先使用軟件進(jìn)行仿真,通過(guò)編寫testbench程序模擬FIFO的動(dòng)作特點(diǎn),對(duì)程序輸入信號(hào)進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計(jì)硬件電路,設(shè)計(jì)出的實(shí)際電路實(shí)現(xiàn)了將來(lái)自兩個(gè)不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對(duì)FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時(shí)對(duì)設(shè)計(jì)方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計(jì)目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計(jì)高速?gòu)?fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來(lái)的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).
上傳時(shí)間: 2013-07-17
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變頻器矢量控制及PID控制變頻器矢量控制及PID控制
上傳時(shí)間: 2013-04-24
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卷積碼是無(wú)線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法,它具有譯碼效率高、速度快等特點(diǎn),被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9,碼率為1/2,采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念,闡述了Viterbi算法的原理,重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素,在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器,并在Altera EP1C20 FPGA芯片上測(cè)試通過(guò)。本文的主要工作如下: 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式,對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化,以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式,和全并行的設(shè)計(jì)相比,在滿足譯碼速度的同時(shí),節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式,簡(jiǎn)化了控制模塊的邏輯電路,優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法,與傳統(tǒng)的寄存器交換法相比,減少了寄存器的使用,大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái),采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真,結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法,巧妙地利用了Matlab算法仿真程序的輸出結(jié)果,提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過(guò)測(cè)試,最大運(yùn)行時(shí)鐘頻率110MHz,最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較,比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽: Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間: 2013-07-23
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數(shù)字信息在有噪聲的信道中傳輸時(shí),受到噪聲的影響,誤碼總是不可避免的。根據(jù)香農(nóng)信息理論,只要使Es/N0足夠大,就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼,即信道編碼技術(shù),可以在一定的Es/N0條件下有效地降低誤碼率。按照對(duì)信息元處理方式不同,信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小,實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛,被ITU選入第三代移動(dòng)通信系統(tǒng),作為包括WCDMA,CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu),對(duì)CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析,并基于MATLAB平臺(tái)做了相應(yīng)的譯碼性能仿真。我們?cè)O(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處:(1)采用通用碼表結(jié)構(gòu),支持可變碼率;幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長(zhǎng)、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想,利用四個(gè)ACS模塊并行運(yùn)行,加快數(shù)據(jù)處理速度;在ACS模塊中,將路徑度量值存貯器的存儲(chǔ)結(jié)構(gòu)進(jìn)行優(yōu)化,防止數(shù)據(jù)讀寫的阻塞,縮短存儲(chǔ)器讀寫時(shí)間,使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長(zhǎng)度的溢出,提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長(zhǎng)處理能力,可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下,內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性,可以方便地應(yīng)用于CDMA2000移動(dòng)通信系統(tǒng)。
上傳時(shí)間: 2013-06-24
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該文利用FPGA技術(shù),設(shè)計(jì)了全概率寬帶數(shù)字接收機(jī)的實(shí)驗(yàn)平臺(tái),并在其上提出了數(shù)字接收機(jī)實(shí)現(xiàn)的可行性方法,以及對(duì)這些方法的驗(yàn)證.該文的主要貢獻(xiàn)和創(chuàng)新有以下幾個(gè)方面.提出了并行結(jié)構(gòu)算法的工程實(shí)現(xiàn),討論了解決前端采樣的高速數(shù)據(jù)流遠(yuǎn)遠(yuǎn)超過(guò)后端DSP處理能力問(wèn)題的可行性方法.利用多相濾波下變頻的并行結(jié)構(gòu)特點(diǎn),使濾波器能夠以高效的形式實(shí)現(xiàn),也使得后端的混頻能夠工作在一個(gè)較低的速率上.經(jīng)過(guò)多相濾波下變頻處理后的數(shù)據(jù),在速率和數(shù)量上都有大幅減少,達(dá)到了現(xiàn)有通用DSP器件的處理能力的要求.針對(duì)多相濾波下變頻與短數(shù)據(jù)快速測(cè)頻算法的特點(diǎn),用FPGA搭建了其實(shí)驗(yàn)?zāi)P?并利用微機(jī)EPP接口,對(duì)實(shí)驗(yàn)?zāi)繕?biāo)板進(jìn)行控制并與其進(jìn)行數(shù)據(jù)交換.利用FPGA的在線編程特性,可以方便靈活對(duì)各種實(shí)現(xiàn)方法加以驗(yàn)證、比較.同時(shí)也給調(diào)試帶來(lái)了方便,可以每個(gè)模塊單獨(dú)調(diào)試而不用改變硬件結(jié)構(gòu),使調(diào)試效率大大提高.該平臺(tái)也可用來(lái)對(duì)其他數(shù)字處理算法進(jìn)行實(shí)現(xiàn)性分析與實(shí)驗(yàn).參考軟件無(wú)線電設(shè)計(jì)的概念和國(guó)內(nèi)外相關(guān)文獻(xiàn),提出了多項(xiàng)濾波下變頻結(jié)構(gòu)的FPGA實(shí)現(xiàn).傳統(tǒng)的DDC通過(guò)數(shù)字混頻、濾波、抽取實(shí)現(xiàn)數(shù)字下變頻,在高速A/D和電子偵察環(huán)境條件下商用DDC不能使用.該文采用濾波器多相分解方法,按數(shù)字混頻序列劃分調(diào)諧信道,使用先抽取,后低通濾波,再混頻的數(shù)字下變頻結(jié)構(gòu),高效實(shí)現(xiàn)了變載頻帶通信號(hào)數(shù)字下變頻.結(jié)合多相濾波下變頻結(jié)構(gòu)、算法對(duì)測(cè)頻精度及速度的要求,提出了短數(shù)據(jù)快速測(cè)頻算法的具體實(shí)現(xiàn),使用流水線的設(shè)計(jì)方法,提高了系統(tǒng)的數(shù)據(jù)吞吐率,在盡可能短的時(shí)間內(nèi)提供多相濾波下變頻所需的載頻位置信息.以上兩部分的FPGA實(shí)現(xiàn)除了純粹的算法模塊外,還包括測(cè)試用的外圍模塊,以及運(yùn)行于實(shí)驗(yàn)平臺(tái)上的控制模塊、緩存、數(shù)據(jù)控制等.這些模塊也用FPGA來(lái)實(shí)現(xiàn).
標(biāo)簽: FPGA 寬帶 實(shí)驗(yàn) 射頻
上傳時(shí)間: 2013-06-22
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用c#編寫的 音樂(lè)播放器播放源碼 能實(shí)現(xiàn)基本本地音樂(lè)的播放功能-Written with c# music player, the local source to achieve basic music playback
上傳時(shí)間: 2013-07-22
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隨著圖像處理和模式識(shí)別技術(shù)的進(jìn)步,基于生物特征的識(shí)別技術(shù)成為蓬勃發(fā)展的高技術(shù)之一,根據(jù)IBG(InternationalBiometricGroup)組織對(duì)生物特征市場(chǎng)的統(tǒng)計(jì)和預(yù)測(cè),該領(lǐng)域的收入的年增長(zhǎng)率30-50%,到2008年,全球總收入將達(dá)到46.39億美元。而基于指紋特征的識(shí)別技術(shù)由于其獨(dú)特的可靠性,穩(wěn)定性,方便快捷的特點(diǎn),恰好符合了市場(chǎng)的需求。目前指紋識(shí)別技術(shù)是生物識(shí)別領(lǐng)域中應(yīng)用最廣泛的識(shí)別技術(shù),也是研究與應(yīng)用的一個(gè)熱點(diǎn)。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當(dāng)前電子設(shè)計(jì)領(lǐng)域中最熱門的概念。NiosⅡ是Altera公司開(kāi)發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核,可以將它嵌入FPGA內(nèi)部,與用戶自定義邏輯結(jié)合構(gòu)成一個(gè)基于FPGA的片上系統(tǒng)。與嵌入式硬核相比較,嵌入式軟核具有更大的靈活性。而FPGA的高速性、恰恰滿足了指紋識(shí)別系統(tǒng)對(duì)速度的要求。 本文對(duì)指紋識(shí)別技術(shù)中各個(gè)環(huán)節(jié)的算法進(jìn)行了較為深入的研究,結(jié)合NiosⅡ嵌入式處理器的特點(diǎn),對(duì)算法進(jìn)行了合理的選擇與優(yōu)化,形成了一套完整的指紋識(shí)別算法,并提出了一種基于FPGA的指紋識(shí)別系統(tǒng)硬件設(shè)計(jì)方案。 論文的內(nèi)容主要包括以下幾個(gè)方面: 1、對(duì)指紋圖像預(yù)處理、后處理和匹配算法進(jìn)行了改進(jìn),提高了算法的性能;設(shè)計(jì)了一種適用于快速匹配的指紋特征數(shù)據(jù)結(jié)構(gòu);提出了一套基于特征點(diǎn)匹配的指紋識(shí)別算法。實(shí)驗(yàn)結(jié)果表明該算法速度快、誤識(shí)率較低、可靠性較高,可以滿足實(shí)用的要求。 2、本著增加系統(tǒng)集成度、減小系統(tǒng)體積、提高便攜性、降低功耗和成本,同時(shí)提升系統(tǒng)的性能的原則,使用Altera公司提供的外圍設(shè)備IP核配合NiosⅡ處理器軟核搭建了一個(gè)單片嵌入式系統(tǒng),然后以內(nèi)嵌NiosⅡ軟核的FPGA和FPS200指紋采集器為核心芯片,外配片外RAM和Flash存儲(chǔ)器以及小鍵盤和LCD顯示屏等器件,設(shè)計(jì)了一個(gè)便攜式指紋識(shí)別系統(tǒng),提出了一套基于FPGA的硬件設(shè)計(jì)方案。 3、利用NiosⅡ開(kāi)發(fā)板對(duì)硬件設(shè)計(jì)方案進(jìn)行了初步的驗(yàn)證,實(shí)現(xiàn)了指紋采集芯片F(xiàn)PS200與FPGA的接口,并進(jìn)行了算法的移植。 實(shí)驗(yàn)結(jié)果表明本文所提出的系統(tǒng)設(shè)計(jì)方案是可行的。基于FPGA的自動(dòng)指紋識(shí)別系統(tǒng)在速度、功耗、體積、擴(kuò)展性方面有著獨(dú)特的優(yōu)勢(shì),具有廣闊的發(fā)展空間。最后提出了對(duì)這一設(shè)計(jì)繼續(xù)改進(jìn)的思路和下一步研究的內(nèi)容。
標(biāo)簽: FPGA 指紋識(shí)別 法的研究 硬件實(shí)現(xiàn)
上傳時(shí)間: 2013-07-28
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AD/DA轉(zhuǎn)化器,電子硬件工程師必備。比較基礎(chǔ)的入門知識(shí),一起分享一下。
標(biāo)簽: AD DA 轉(zhuǎn)化器
上傳時(shí)間: 2013-07-09
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本文以某型號(hào)接收機(jī)的應(yīng)用為背景,主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語(yǔ)言)實(shí)現(xiàn)、仿真測(cè)試等。這些可變的參數(shù)包括:碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開(kāi)發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式,大大節(jié)省了嵌入式RAM塊;提出了一種新的累加度量值的歸一化辦法;此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法,大大提高了仿真的速度。 所設(shè)計(jì)的(2,1,7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī),經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽: Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間: 2013-04-24
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超聲波霧化器:將水通過(guò)高頻震蕩產(chǎn)生微小的粒子達(dá)到霧化效果
標(biāo)簽: 超聲波霧化器
上傳時(shí)間: 2013-08-05
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