數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述
數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n...
累加器技術資料
?? 資源總數：55
?? 源代碼：470
?? 累加器全部資料 (55個)
這是我在學習過程中編的數字鐘的原程序,含各種時鐘模塊,以及計數器,累加器等,可以直接下載,已經編譯通過!
這是我在學習過程中編的數字鐘的原程序,含各種時鐘模塊,以及計數器,累加器等,可以直接下載,已經編譯通過!...
數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述
數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。...
GAL設計的累加器
GAL設計的累加器，譯碼器的原代碼。已經測試成功，并且生成可燒寫的JED文件！...
100個VHDL程序,關于基本的模塊,有累加器等
100個VHDL程序,關于基本的模塊,有累加器等...
累加器的描述
累加器的描述，已經通過實驗成功，可以用于波形發生器中...
單字節十六進制整數轉換成單字節ＢＣＤ碼整數 入口條件：待轉換的單字節十六進制整數在累加器A中。 出口信息：轉換后的ＢＣＤ碼整數（十位和個位）仍在累加器A中
單字節十六進制整數轉換成單字節ＢＣＤ碼整數 入口條件：待轉換的單字節十六進制整數在累加器A中。 出口信息：轉換后的ＢＣＤ碼整數（十位和個位）仍在累加器A中，百位在R3中。 影響資源：PSW、...
實現累加器的verilog源碼
實現累加器的verilog源碼，廣泛應用在通信電路設計中...
十位累加器,EDA,FPGA,DDS信號發生器的相位累加器,可用.
十位累加器,EDA,FPGA,DDS信號發生器的相位累加器,可用....
自己使用AHDL語言編寫的24位累加器.主要使用于DDS
自己使用AHDL語言編寫的24位累加器.主要使用于DDS...