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累加

  • Verilog HDL源碼

    Verilog HDL源碼,顯示器段數(shù)碼管數(shù)字累加,測(cè)試通過

    標(biāo)簽: Verilog HDL 源碼

    上傳時(shí)間: 2016-11-23

    上傳用戶:Breathe0125

  • 神經(jīng)網(wǎng)絡(luò)也許是計(jì)算機(jī)計(jì)算的將來

    神經(jīng)網(wǎng)絡(luò)也許是計(jì)算機(jī)計(jì)算的將來,一個(gè)了解它的好方法是用一個(gè)它可以解決的難題來說明。假設(shè)給出 500 個(gè)字符的代碼段,您知道它們是 C、C++、Java 或者 Python。現(xiàn)在構(gòu)造一個(gè)程序,來識(shí)別編寫這段代碼的語言。一種解決方案是構(gòu)造一個(gè)能夠?qū)W習(xí)識(shí)別這些語言的神經(jīng)網(wǎng)絡(luò)。這篇文章討論了神經(jīng)網(wǎng)絡(luò)的基本功能以及構(gòu)造神經(jīng)網(wǎng)絡(luò)的方法,這樣就可以在編碼時(shí)應(yīng)用它們了。 根據(jù)一個(gè)簡(jiǎn)化的統(tǒng)計(jì),人腦由百億條神經(jīng)組成 — 每條神經(jīng)平均連結(jié)到其它幾千條神經(jīng)。通過這種連結(jié)方式,神經(jīng)可以收發(fā)不同數(shù)量的能量。神經(jīng)的一個(gè)非常重要的功能是它們對(duì)能量的接受并不是立即作出響應(yīng),而是將它們累加起來,當(dāng)這個(gè)累加的總和達(dá)到某個(gè)臨界閾值時(shí),它們將它們自己的那部分能量發(fā)送給其它的神經(jīng)。大腦通過調(diào)節(jié)這些連結(jié)的數(shù)目和強(qiáng)度進(jìn)行學(xué)習(xí)。盡管這是個(gè)生物行為的簡(jiǎn)化描述。但同樣可以充分有力地被看作是神經(jīng)網(wǎng)絡(luò)的模型。

    標(biāo)簽: 神經(jīng)網(wǎng)絡(luò) 計(jì)算機(jī) 計(jì)算

    上傳時(shí)間: 2016-11-28

    上傳用戶:alan-ee

  • C語言 對(duì)于給定的消息序列,按照模p信道編碼 p=37(符號(hào)的個(gè)數(shù)) 數(shù)字“0”-“9”和字母“A”-“Z”和空格共37種符號(hào)。 “0” 0 “1” 1 ¨ “A” 10

    C語言 對(duì)于給定的消息序列,按照模p信道編碼 p=37(符號(hào)的個(gè)數(shù)) 數(shù)字“0”-“9”和字母“A”-“Z”和空格共37種符號(hào)。 “0” 0 “1” 1 ¨ “A” 10 “B” 11 設(shè)有某消息的符號(hào)序列為X=X1X2X3X4, 用下表的方式來求它們的和及累加和,然后加上適當(dāng)?shù)谋O(jiān)督元,使累加和是模37的倍數(shù)

    標(biāo)簽: 符號(hào) 37 10 C語言

    上傳時(shí)間: 2016-12-31

    上傳用戶:ljmwh2000

  • 數(shù)字鐘是一個(gè)將“時(shí)”“分”“秒”顯示于人的視覺器官的計(jì)時(shí)裝置。它的計(jì)時(shí)周期為24小時(shí);顯示滿刻度為23時(shí)59分59秒

    數(shù)字鐘是一個(gè)將“時(shí)”“分”“秒”顯示于人的視覺器官的計(jì)時(shí)裝置。它的計(jì)時(shí)周期為24小時(shí);顯示滿刻度為23時(shí)59分59秒,另外具備校時(shí)功能和報(bào)時(shí)功能。因此,一個(gè)基本的數(shù)字鐘電路主要由“時(shí)”“分”“秒”計(jì)數(shù)器校時(shí)電路組成。將標(biāo)準(zhǔn)秒信號(hào)送入“秒計(jì)數(shù)器”,“秒計(jì)數(shù)器”采用60進(jìn)制計(jì)數(shù)器,每累加60秒發(fā)送一個(gè)“分脈沖”信號(hào),該信號(hào)將被送到“時(shí)計(jì)數(shù)器”。“時(shí)計(jì)數(shù)器”采用24進(jìn)制計(jì)數(shù)器,可實(shí)現(xiàn)對(duì)一天24小時(shí)的累計(jì)。譯碼顯示電路將“時(shí)”“分”“秒”計(jì)數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。通過六位LED七段顯示器顯示出來。校時(shí)電路器是用來對(duì)“時(shí)”“分”“秒”顯示數(shù)字進(jìn)行校時(shí)調(diào)整的。 在同一CPLD芯片口集成如下電路模塊:

    標(biāo)簽: 計(jì)時(shí) 數(shù)字 周期

    上傳時(shí)間: 2017-01-15

    上傳用戶:獨(dú)孤求源

  • 通過在進(jìn)程1中檢測(cè)時(shí)鐘上升沿

    通過在進(jìn)程1中檢測(cè)時(shí)鐘上升沿,循環(huán)累加,觸發(fā)進(jìn)程2,一次輸出高電平,使燈發(fā)光

    標(biāo)簽: 進(jìn)程 檢測(cè) 時(shí)鐘

    上傳時(shí)間: 2013-12-22

    上傳用戶:cazjing

  • 用地址表傳遞參數(shù)的形式

    用地址表傳遞參數(shù)的形式,把1到100進(jìn)行累加,結(jié)果以十進(jìn)制形式在屏幕上顯示出來。

    標(biāo)簽: 地址 參數(shù)

    上傳時(shí)間: 2017-01-20

    上傳用戶:daguda

  • 內(nèi)部定時(shí)器與中斷實(shí)驗(yàn) 由8051內(nèi)部定時(shí)器0按方式1工作

    內(nèi)部定時(shí)器與中斷實(shí)驗(yàn) 由8051內(nèi)部定時(shí)器0按方式1工作,即作為16位定時(shí)器使用,每0.1秒鐘T0溢出中斷一次。要求編寫程序模擬循環(huán)彩燈。彩燈變化花樣為:由中間(L4、L5)兩位開始向兩側(cè)依次累加點(diǎn)亮;全亮后由中間(L4、L5)兩位開始向兩側(cè)依次累加熄滅;全滅后由兩邊(L1、L8)兩位向中間依次累加點(diǎn)亮;全亮后由兩邊(L1、L8)兩位向中間依次累加熄滅。各時(shí)序間隔為0.5秒,依此循環(huán)。

    標(biāo)簽: 8051 定時(shí)器 中斷 實(shí)驗(yàn)

    上傳時(shí)間: 2017-01-21

    上傳用戶:moerwang

  • 使用如下所謂的簡(jiǎn)單變量“數(shù)據(jù)平移”方法來求出Fibonacci數(shù)列的第n項(xiàng)(的具體項(xiàng)值)并顯示在屏幕上(正整數(shù)n通過鍵盤輸入):說明變量old1=1

    使用如下所謂的簡(jiǎn)單變量“數(shù)據(jù)平移”方法來求出Fibonacci數(shù)列的第n項(xiàng)(的具體項(xiàng)值)并顯示在屏幕上(正整數(shù)n通過鍵盤輸入):說明變量old1=1,old2=1,newItem;新的Fibonacci項(xiàng)newItem總是“距它最近”的前兩項(xiàng)(old1與old2)的累加和。而后通過“old1=old2 old2=newItem ”進(jìn)行所謂的“數(shù)據(jù)平移”。接著計(jì)算另一個(gè)新的Fibonacci項(xiàng)newItem,依次循環(huán),直到求出數(shù)列的第n項(xiàng)時(shí)為止。

    標(biāo)簽: Fibonacci old 變量 數(shù)據(jù)

    上傳時(shí)間: 2017-02-01

    上傳用戶:ccclll

  • 網(wǎng)站計(jì)數(shù)器 在通常情況下

    網(wǎng)站計(jì)數(shù)器 在通常情況下,網(wǎng)站中都包含有一個(gè)網(wǎng)站計(jì)數(shù)器,用于網(wǎng)站的訪問量和流量統(tǒng)計(jì)。用戶注冊(cè)后,紀(jì)錄該用戶的訪問次數(shù)為0。用戶登錄成功后,累加該用戶登錄的次數(shù),并且顯示該次數(shù)、該網(wǎng)頁被訪問的次數(shù)及登錄后用戶的基本信息。

    標(biāo)簽: 網(wǎng)站 計(jì)數(shù)器

    上傳時(shí)間: 2017-03-19

    上傳用戶:253189838

  • 采用中微半導(dǎo)體有限公司的66P23芯片

    采用中微半導(dǎo)體有限公司的66P23芯片,0.5-1-2-4累加定時(shí),溫度顯示范圍:0~60,設(shè)置范圍:15~35……

    標(biāo)簽: 66P23 半導(dǎo)體 芯片

    上傳時(shí)間: 2013-11-29

    上傳用戶:遠(yuǎn)遠(yuǎn)ssad

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