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電磁無損檢測系統(tǒng)的設(shè)計與實現(xiàn)

近年來，在鋼鐵材質(zhì)質(zhì)量檢測的研究領(lǐng)域，電磁無損檢測方法以其非破壞性和簡便快速的優(yōu)點取得了大量成果，然而對于鋼材及其制品的混料、硬度和裂紋質(zhì)量檢測還存在許多難題.如用傳統(tǒng)檢測平臺檢測鋼鐵件硬度的檢測精度和速度都不夠理想。基于上述情況，論文將先進的SOPC技術(shù)應(yīng)用到鋼鐵件的電磁無損檢測中。SOPC技術(shù)將處理器、存儲器、IO接口、各種外圍設(shè)備等系統(tǒng)設(shè)計需要的部件集成到一個可編程邏輯器件上，構(gòu)建成一個可編程的片上系統(tǒng)。論文詳細論述了基于FPGA的電磁無損檢測試驗裝置的理論基礎(chǔ)，并在此基礎(chǔ)上給出了總體設(shè)計方案。全文著重敘述了系統(tǒng)的模擬部分，系統(tǒng)配置以及軟件部分的整個設(shè)計過程。利用QuartusⅡ自定義外設(shè)和Avalon總線多主并行處理的特點，采用Vefilog HDL，語言實現(xiàn)激勵信號發(fā)生器和高速數(shù)據(jù)采集器，使得信號激勵和信號采集在同一片芯片中實現(xiàn)，從而提高了信號及信號處理的精確度。由于電磁檢測對多種參數(shù)的敏感反應(yīng)，必須抑制由此引入的多種因素的干擾，利用FIR數(shù)字濾波和相關(guān)方法從眾多的干擾信號中提取出有效信號的幅度和相位，同時利用NiosⅡC2H功能對濾波模塊進行硬件加速處理，大大提高了信號處理的速度。利用最小二乘法建立回歸方程模型進行無損檢測。最后運用此電磁無損檢測系統(tǒng)對軸承鋼的硬度進行了定性測試，取得了較好的檢測結(jié)果。試驗結(jié)果表明，將SOPC技術(shù)應(yīng)用到電磁無損檢測系統(tǒng)中，系統(tǒng)的檢測速度和檢測精度都有所提高，并使得整個系統(tǒng)在規(guī)模、可靠性、性能指標、開發(fā)成本、產(chǎn)品維護及硬件升級等多方面實現(xiàn)了優(yōu)化。

標簽： 電磁無損檢測

上傳時間： 2013-06-04

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基于FPGA的脈沖渦流硬度無損檢測

渦流無損檢測技術(shù)作為五大常規(guī)無損檢測技術(shù)之一，不僅能夠探測導(dǎo)體表面的涂層厚度，材料成分，組織狀態(tài)以及某些物理量和機械量，還能檢測材料或構(gòu)件中是否有缺陷并判斷缺陷的形狀、大小、分布、走向。脈沖渦流無損檢測技術(shù)因其激勵信號的頻域特點，具有有效率高，檢測準確的特性，因而有著廣泛的應(yīng)用前景。用無損檢測方法進行鋼鐵材質(zhì)檢測的研究工作取得了大量成果，然而對于鋼材及其制品的混料、硬度和裂紋質(zhì)量檢測還存在許多難題，如用傳統(tǒng)檢測方法檢測齒輪毛坯的硬度效果不夠理想，而且人工記錄方法較慢。本文以渦流檢測技術(shù)理論為基礎(chǔ)，系統(tǒng)地分析了脈沖渦流檢測的基本理論。在此基礎(chǔ)上設(shè)計了一套用于檢測鋼鐵材硬度的脈沖渦流檢測儀器。該脈沖渦流檢測系統(tǒng)可分為硬件、軟件兩個子系統(tǒng)。整個系統(tǒng)由激勵源、渦流傳感器、數(shù)據(jù)處理、結(jié)果顯示這四個主要部分組成。在渦流探傷中，影響渦流的因素很多，產(chǎn)生大量噪聲使得信號分析相對困難。系統(tǒng)以FPGA為開發(fā)平臺，使得信號激勵和信號的采集可以在同一電路中實現(xiàn)，從而提高了信號處理的精確性，接著利用主成分分析方法去除噪音，提取信號的特征值，建立回歸方程，利用最小二乘法實現(xiàn)對鋼鐵材質(zhì)硬度的測量。實驗結(jié)果表明，以FPGA為開發(fā)平臺，采用脈沖渦流激勵的方式及相關(guān)的脈沖渦流的主成分分析處理方法，使鋼鐵材質(zhì)硬度的判別準確率有了很大提高。

標簽： FPGA 脈沖渦流無損檢測

上傳時間： 2013-04-24

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華碩內(nèi)部的PCB設(shè)計規(guī)范

確保產(chǎn)品之制造性, R&D在設(shè)計階段必須遵循Layout相關(guān)規(guī)范, 以利制造單位能順利生產(chǎn), 確保產(chǎn)品良率, 降低因設(shè)計而重工之浪費. “PCB Layout Rule” Rev1.60 (發(fā)文字號： MT-8-2-0029)發(fā)文后, 尚有訂定不足之處, 經(jīng)補充修正成“PCB Layout Rule” Rev1.70. PCB Layout Rule Rev1.70, 規(guī)范內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)范”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)范”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)范”:為制造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)范”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時是偏移及置件不良的主因,故制造希望R&D及采購在購買異形零件時能顧慮制造的需求, 提高自動置件的比例. (5) “零件包裝建議規(guī)范”:,零件taping包裝時, taping的公差尺寸規(guī)范,以降低拋料率.

標簽： PCB 華碩設(shè)計規(guī)范

上傳時間： 2013-04-24

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基于FPGA技術(shù)的數(shù)控插補器算法

本課題涉及先進的FPGA技術(shù)引入到數(shù)控插補時某些算法的改進，主要目的是更好的利用FPGA具有系統(tǒng)芯片化、高可靠性、開發(fā)設(shè)計周期短等特點，及具有系統(tǒng)內(nèi)可再編程的性能，來解決目前軟件插補速度慢而硬件插補設(shè)計復(fù)雜、調(diào)整和修...

標簽： FPGA 數(shù)控算法

上傳時間： 2013-04-24

上傳用戶：gjzeus
共模電感濾波器設(shè)計

　　摘要:為改善傳統(tǒng)EMI 濾波器的濾波性能,分析并采用了合成扼流圈來替代傳統(tǒng)分立扼流圈,并根據(jù)濾波器阻抗失配原理,通過分析L ISN 網(wǎng)絡(luò)與噪聲源的阻抗特性,分別對共差模等效電路進行分析與設(shè)計,提出了基于合成扼流圈的開關(guān)電源EMI 濾波器設(shè)計方法。試驗結(jié)果證明,此方法是有效的,并已成功地應(yīng)用在燃料電池轎車用DC/ DC 變換器的控制電路板設(shè)計中。關(guān)鍵詞:開關(guān)電源;電磁干擾;合成扼流圈;共模電感

標簽： 共模電感濾波器設(shè)計

上傳時間： 2013-06-09

上傳用戶：萬有引力
Allegro PCB Layout高速電路板設(shè)計

電路板設(shè)計介紹1.1 現(xiàn)有的設(shè)計趨勢.............................................................................1-21.2 產(chǎn)品研發(fā)流程................................................................................1-21.3 電路板設(shè)計流程.............................................................................1-31.3.1 前處理 – 電子設(shè)計資料和機構(gòu)設(shè)計資料整理...................1-41.3.2 前處理 – 建立布局零件庫.................................................1-81.3.3 前處理 – 整合電子設(shè)計資料及布局零件庫.......................1-81.3.4 中處理 – 讀取電子/機構(gòu)設(shè)計資料....................................1-91.3.5 中處理 – 擺放零件............................................................1-91.3.6 中處理 – 拉線/擺放測試點/修線......................................1-91.3.7 后處理 – 文字面處理......................................................1-101.3.8 后處理 – 底片處理..........................................................1-111.3.9 后處理 – 報表處理..........................................................

標簽： Allegro Layout PCB 高速電路板

上傳時間： 2013-10-17

上傳用戶：18711024007
精密運算放大器自動校零

運算放大器集成電路，與其它通用集成電路一樣，向低電壓供電方向發(fā)展，普遍使用3V供電，目的是減少功耗和延長電池壽命。這樣一來，運算放大器集成電路需要有更高的元件精度和降低誤差容限。運算放大器一般位于電路系統(tǒng)的前端，對于時間和溫度穩(wěn)定性的要求是可以理解的，同時要改進電路結(jié)構(gòu)和修調(diào)技術(shù)。當(dāng)前，運算放大器是在封裝后用激光修調(diào)和斬波器穩(wěn)定技術(shù)，這些辦法已沿用多年并且行之有效，它們?nèi)杂懈倪M的潛力，同時近年開發(fā)成功的數(shù)字校正技術(shù)，由于獲得成功和取得實效，幾家運算放大器集成電路生產(chǎn)商最近公開了它們的數(shù)字修調(diào)技術(shù)，本文簡介如下。

標簽： 精密運算放大器自動校零

上傳時間： 2013-11-17

上傳用戶：妄想演繹師
Cadence 16.6和諧方法_修正版

Cadence 16.6 和諧方法 Cadence16.6 Allegro

標簽： Cadence 16.6 正

上傳時間： 2013-10-20

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突破Allegro SPB 學(xué)習(xí)之第一難關(guān)------建立PCB封裝(修正版)

很好的學(xué)習(xí)資料

標簽： Allegro SPB PCB 封裝

上傳時間： 2014-03-05

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IC封裝製程簡介(IC封裝制程簡介)

半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。

標簽： 封裝 IC封裝制程

上傳時間： 2014-01-20

上傳用戶：蒼山觀海