EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
上傳時間： 2013-10-11
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隨著科學技術的不斷發展，人們的生活水平的不斷提高，通信技術的不斷擴延，計算機已經涉及到各個不同的行業，成為人們生活、工作、學習、娛樂不可缺少的工具。而計算機主板作為計算機中非常重要的核心部件，其品質的好壞直接影響計算機整體品質的高低。因此在生產主板的過程中每一步都是要嚴格把關的，不能有絲毫的懈怠，這樣才能使其品質得到保證。 基于此，本文主要介紹電腦主板的SMT生產工藝流程和F/T(Function Test)功能測試步驟（F/T測試步驟以惠普H310機種為例）。讓大家了解一下完整的計算機主板是如何制成的，都要經過哪些工序以及如何檢測產品質量的。 本文首先簡單介紹了PCB板的發展歷史，分類，功能及發展趨勢，SMT及SMT產品制造系統，然后重點介紹了SMT生產工藝流程和F/T測試步驟。
上傳時間： 2013-11-02
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電路板故障分析 維修方式介紹 ASA維修技術 ICT維修技術 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經驗及技術不足 無法維修的死板,廢棄可惜 送電中作動態維修,危險性極高 備份板太多,積壓資金 送國外維修費用高,維修時間長 對老化零件無從查起無法預先更換 維修速度及效率無法提升,造成公司負擔,客戶埋怨 投資大量維修設備,操作複雜,績效不彰
上傳時間： 2013-11-09
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15.2 已經加入了有關貫孔及銲點的Z軸延遲計算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項. 點選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時間： 2013-11-12
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針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現方案。該設計可以依據具體的信道環境和速率要求調節信息幀長，平衡譯碼性能和系統時延。方案采用“自頂向下”的設計思想和“自底而上”的實現方法，對 Turbo編譯碼系統模塊化設計后優化統一，經時序仿真驗證后下載配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。測試結果表明，系統運行穩健可靠，并具有良好的移植性；集成化一體設計，為LTE標準下Turbo碼 ASIC的開發提供了參考。
上傳時間： 2013-10-08
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隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關工具的推廣使廣大設計工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠將工作重心轉移到功能實現上極大地提高了工作效率任何事務都是一分為二的有利就有弊我們發現現在越來越多的工程師不關心自己的電路實現形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導致物料成本上升更為要命的是由于不了解器件結構更不了解與器件結構緊密相關的設計技巧過分依賴綜合等工具工具不行自己也就束手無策導致問題遲遲不能解決從而嚴重影響開發周期導致開發成本急劇上升 目前我們的設計規模越來越龐大動輒上百萬門幾百萬門的電路屢見不鮮同時我們所采用的器件工藝越來越先進已經步入深亞微米時代而在對待深亞微米的器件上我們的設計方法將不可避免地發生變化要更多地關注以前很少關注的線延時我相信ASIC設計以后也會如此此時如果我們不在設計方法設計技巧上有所提高是無法面對這些龐大的基于深亞微米技術的電路設計而且現在的競爭越來越激勵從節約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯誤認識開始從FPGA器件結構出發以速度路徑延時大小和面積資源占用率為主題描述在FPGA設計過程中應當注意的問題和可以采用的設計技巧本文對讀者的技能基本要求是熟悉數字電路基本知識如加法器計數器RAM等熟悉基本的同步電路設計方法熟悉HDL語言對FPGA的結構有所了解對FPGA設計流程比較了解
上傳時間： 2015-01-02
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目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2013-11-20
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PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規範”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產. (2) “錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規範”:為製造單位為提高量產良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
上傳時間： 2013-11-03
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為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。
上傳時間： 2013-10-17
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隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設計的時鐘頻率超過50MHz，將近50% 以上的設計主頻超過120MHz，有20%甚至超過500M。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路信號質量仿真已經成為電子系統設計師必須采取的設計手段。只有通過高速電路仿真和先進的物理設計軟件，才能實現設計過程的可控性。傳輸線效應基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。 · 反射信號Reflected signals · 延時和時序錯誤Delay & Timing errors · 過沖(上沖/下沖)Overshoot/Undershoot · 串擾Induced Noise (or crosstalk) · 電磁輻射EMI radiation
上傳時間： 2013-11-05
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