CBC7寫的撥號上網(wǎng)DLL 可獲取IP,檢測連接狀態(tài),掛斷 不足之處請見諒
標簽： CBC7 DLL IP
上傳時間： 2015-12-29
上傳用戶：cccole0605
Delphi中工作列狀態(tài)區(qū)的設計參考文件資料
標簽： Delphi
上傳時間： 2013-12-16
上傳用戶：gxmm
這一篇論文的標題為「適應性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設計」是2007發(fā)表的
標簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析
上傳時間： 2016-01-14
上傳用戶：BIBI
追隨sin函數(shù),輸出有包含物插曲線圖,到傳遞神經(jīng)網(wǎng)路
標簽： sin
上傳時間： 2014-01-08
上傳用戶：change0329
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設定檔介面程式設計 這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區(qū)隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。
標簽： Python Constructor config 2.3
上傳時間： 2014-01-17
上傳用戶：zhenyushaw
之前在網(wǎng)路上抓的 好像有錯 有試著去改 但沒成功
標簽：
上傳時間： 2014-01-15
上傳用戶：gut1234567
之前看書參考試著自己寫 但沒成功 請網(wǎng)上較強的大哥試著修改一下 謝啦
標簽： 修改
上傳時間： 2016-01-16
上傳用戶：鳳臨西北
神經(jīng)網(wǎng)路學習分類..Neural Fault Classifier for Transmission Line Protection A Modular Approach
標簽： Transmission Classifier Protection Approach
上傳用戶：shizhanincc
將Verilog設計轉(zhuǎn)成VHDL設計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設計轉(zhuǎn)換成Verilog設計的程式
上傳用戶：wkchong
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