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網絡IP攝象機

基于NS2仿真的IP網絡性能分析

采用網絡模擬仿真方法，選用NS2仿真軟件模擬IP網絡運行。編程實現四種典型的網絡拓撲結構：總線型、星型、環型、網型，選取網絡傳輸中的數據包延時、延時抖動、丟包率以及吞吐量等關鍵性能指標為實驗采集對象。通過大量的仿真實驗數據分析不同拓撲類型對IP網絡性能產生的不同影響。

標簽： NS2 IP網絡仿真性能分析

上傳時間： 2013-12-23

上傳用戶：chongchongsunnan
通信IP網BFD應用的研究

通信IP網作為實時業務傳輸載體，要求能夠對相鄰系統之間通信故障進行快速檢測，在出現故障時可以快速切換到備份鏈路，以保證實時數據不間斷傳輸。在研究BFD協議原理的基礎上，根據通信IP網運行中出現的問題，應用BFD雙向快速檢測功能，實現了VRRP的Master/Backup狀態毫秒級切換，并利用BFD會話檢測靜態路由所在鏈路的狀態，實現一跳和多跳的靜態路由自動切換，提高了通信IP網的可靠性。

標簽： BFD 通信IP網

上傳時間： 2013-11-09

上傳用戶：wivai
應用MATLAB處理數字信號與數字圖象

應用MATLAB處理數字信號與數字圖象的基礎教程

標簽： MATLAB 數字信號與數字圖象

上傳時間： 2013-10-19

上傳用戶：exxxds
基于IP無線網絡FGS視頻傳輸的多乘積碼方案

研究基于IP 無線網絡中精細粒度可伸縮性( FGS) 視頻的傳輸。基于包交換的IP 無線網絡通常由兩段鏈路組成: 有線鏈路和無線鏈路。為了處理這種混合網絡中不同類型數據包的丟失情況, 對FGS 視頻增強層數據運用了一個具有比特平面間不平等差錯保護(BPUEP) 的多乘積碼前向糾錯(MPFEC) 方案進行信道編碼。對FGS 增強層每一個比特平面(BP) , 在傳輸層, 采用里德—索羅蒙碼(RS) 提供比特平面間的保護; 而在鏈路層, 則運用循環冗余校驗碼(CRC) 串聯率兼容穿孔卷積碼(RCPC) 提供數據包內保護。還提出了一個率失真優化的信源—信道聯合編碼的碼率配置方案, 仿真結果顯示出該方案在提高接收端視頻質量方面的優勢。

標簽： FGS 無線網絡乘積碼方案

上傳時間： 2013-11-14

上傳用戶：1234567890qqq
利用LVS中的IP負載均衡技術建立可伸縮性網絡服務

從LVS的通用體系結構入手，分析了IPVS軟件的工作原理，討論了三種IP負載均衡技術；在分析網絡地址轉換方法（VS/NAT）的缺點和網絡服務的非對稱性的基礎上，給出了通過IP隧道實現虛擬服務器的方法VS/TUN，和通過直接路由實現虛擬服務器的方法VS/DR，極大地提高了系統的可伸縮性。該技術為建立和維護大型網絡服務具有實際應用價值和指導意義。

標簽： LVS 負載均衡技術可伸縮網絡服務

上傳時間： 2013-11-20

上傳用戶：15736969615
無MCU的USB2.0設備控制器IP設計與驗證

無MCU的USB2.0設備控制器IP設計與驗證

標簽： MCU 2.0 USB 設備

上傳時間： 2013-10-27

上傳用戶：zouxinwang
基于SOPC的觸控屏控制器IP核設計

介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設計與實現。采用Verilog HDL作控制器的模塊設計，并用ModelSim仿真測試，驗證其正確性；利用嵌入式SOPC開發工具，在開發板上完成觸控屏顯示驅動及其控制模塊的系統設計，給出系統硬、軟件設計，實現TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強的通用性和兼容性，具有一定的使用范圍和應用價值。

標簽： SOPC IP核觸控屏控制器

上傳時間： 2013-12-24

上傳用戶：sdq_123
PCI橋接IP Core的VeriIog HDL實現

PCI總線是目前最為流行的一種局部性總線通過對PCI總線一些典型功能的分析以及時序的闡述，利用VetilogHDL設計了一個將非PCI功能設備轉接到PC1總線上的IP Core 同時，通過在ModeISim SE PLUS 6．0 上運行測試程序模塊，得到了理想的仿真數據波形，從軟件上證明了功能的實現。

標簽： VeriIog Core PCI HDL

上傳時間： 2014-12-30

上傳用戶：himbly
基于SOPC技術的異步串行通信IP核的設計

介紹了SoPC（System on a Programmable Chip）系統的概念和特點，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設計和實現。通過將設計好的UART IP核集成到SoPC系統中加以驗證，證明了所設計的UART IP核可以正常工作。該設計方案為其他基于SoPC系統IP核的開發提供了一定的參考。

標簽： SOPC IP核異步串行通信

上傳時間： 2013-11-12

上傳用戶：894448095
如何仿真IP核(建立modelsim仿真庫完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

標簽： modelsim 仿真 IP核仿真庫

上傳時間： 2013-10-20

上傳用戶：lingfei