這是我們的電路分析課件，希望能幫到正在學將要學想要學這門課的同志們
標簽： 電路分析基礎
上傳時間： 2013-06-10
上傳用戶：leileiq
現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應用于通信、消費類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質(zhì)量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設計和模擬設計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數(shù)字延時鎖相環(huán)(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設計出了符合指標要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數(shù)字DLL整體架構(gòu)設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數(shù)。在設計中，用Verilog-XL對部分電路進行數(shù)字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產(chǎn)品的相應指標。最后完成了輸出電路設計，可以實現(xiàn)時鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
上傳用戶：yd19890720
自20世紀80年代以來，正交頻分復用技術(shù)不但在廣播式數(shù)字音頻和視頻領(lǐng)域得到廣泛的應用，而且已經(jīng)成為無線局域網(wǎng)標準(例如IEEE802.11a和HiperLAN/2等)的一部分。OFDM由于其頻譜利用率高，成本低等原因越來越受到人們的關(guān)注。隨著人們對通信數(shù)據(jù)化、寬帶化、個人化和移動化需求的增強，OFDM技術(shù)在綜合無線接入領(lǐng)域?qū)@得越來越廣泛的應用。人們開始集中越來越多的精力開發(fā)OFDM技術(shù)在移動通信領(lǐng)域的應用，本文也是基于無線通信平臺上的OFDM技術(shù)的運用。 本文的所有內(nèi)容都是建立在空地數(shù)據(jù)無線通信系統(tǒng)下行鏈路FPGA實現(xiàn)基礎上的。本文作者的主要工作集中在鏈路接收端的FPGA實現(xiàn)和調(diào)試上。主要包括幀同步(時間同步)算法的研究與設計、OFDM頻率同步算法的研究與設計以及同步模塊、OFDM解調(diào)模塊、QAM解調(diào)模塊的FPGA實現(xiàn)。最終實現(xiàn)高速數(shù)字圖像傳輸系統(tǒng)下行鏈路在無線環(huán)境中連通。 對于無線移動通信系統(tǒng)而言，多普勒頻移、收發(fā)設備的本地載頻偏差均可能破壞OFDM系統(tǒng)子載波之間的正交性，從而導致ICI，影響系統(tǒng)性能。另外，由于OFDM系統(tǒng)大多采用IFFT/FFT實現(xiàn)調(diào)制解調(diào)，因此在接收方確定FFT的起點對數(shù)據(jù)的正確解調(diào)也至關(guān)重要。同步技術(shù)即是針對系統(tǒng)中存在的定時偏差、頻率偏差進行定時、頻偏的估計與補償，來減少各種同步偏差對系統(tǒng)性能的影響。在OFDM實現(xiàn)的關(guān)鍵技術(shù)中，同步技術(shù)是十分重要的一部分。本文花費了三個章節(jié)闡述了同步技術(shù)的原理、算法和實現(xiàn)方法。 目前OFDM系統(tǒng)的載波同步方案，可以歸納為三大類：輔助數(shù)據(jù)類，盲估計類和基于循環(huán)前綴的半盲估計類。本文首先分析了各種載波同步方案的優(yōu)缺點，并舉例說明了各個載波同步方式的實現(xiàn)方法。然后具體闡述了本文在FPGA平臺上實現(xiàn)的OFDM接收端同步的同步方式，包括其具體算法和FPGA實現(xiàn)結(jié)構(gòu)。本文所采用的幀同步和頻率同步方案都是采用輔助數(shù)據(jù)類的，在闡述其具體算法的同時對算法在不同參數(shù)和不同形式下的性能做出了仿真對比分析。 OFDM的解調(diào)采用FFT算法，在FPGA上的實現(xiàn)是十分方便的。本文主要闡述其實現(xiàn)結(jié)構(gòu)，重點放在提取有效數(shù)據(jù)部分有效數(shù)據(jù)位置的推導過程。最后介紹了本文實現(xiàn)QAM軟解調(diào)的解調(diào)方法。 本文闡述算法采用先提出原理，然后給出具體公式，再根據(jù)公式中的系數(shù)和變量分析算法性能的方式。在闡述實現(xiàn)方式時首先給出實現(xiàn)框圖，然后對框圖中比較重要或者復雜的部分進行詳細闡述。在介紹完每個模塊實現(xiàn)方式之后給出了仿真或者上板結(jié)果，最后再給出整體測試結(jié)果。
上傳時間： 2013-06-26
上傳用戶：希醬大魔王
圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現(xiàn)場景的三維信息，提供場景更為全面、詳實的信息，在醫(yī)學、軍事、娛樂具有廣泛的應用前景。而現(xiàn)有的3D立體顯示設備價格都比較貴，基于此，本人研究了基于SDRAM存儲器和FPGA處理器的3D頭盔顯示設備并且設計出硬件和軟件系統(tǒng)。該系統(tǒng)圖像效果好，并且價格成本便宜，從而具有更大的實用性。本文完成的主要工作有三點： 1.設計了基于FPGA處理器和SDRAM存儲器的3D頭盔顯示器。該方案有別于現(xiàn)有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率，并能實現(xiàn)120HZ圖像刷新率，采用SDRAM作為高速存儲器，并且采用乒乓操作，有別于其它的開關(guān)左右眼視頻實現(xiàn)立體圖像。在本方案中每時每刻都是左右眼視頻同時輸出，使得使用者感覺不到視頻圖像有任何閃爍，減輕眼睛疲勞。本方案還實現(xiàn)了圖像對比對度調(diào)節(jié)，液晶前照光調(diào)節(jié)(調(diào)節(jié)輸出脈沖的占空比)，立體圖像源自動識別，還有人性化的操作界面(OSD)功能。 2.完成了該系統(tǒng)的硬件平臺設計和軟件設計。從便攜性角度考慮，盡量減小PCB板面積，給出了它們詳細的硬件設計電路圖。完成了FPGA系統(tǒng)的設計，包括系統(tǒng)整體分析，各個模塊的實現(xiàn)原理和具體實現(xiàn)的方法。完成了單片機對AD9883的配置設計。 3.完成了本方案的各項測試和調(diào)試工作，主要包括：數(shù)據(jù)采集部分測試、數(shù)據(jù)存儲部分測試、FPGA器件工作狀態(tài)測試、以電腦顯示器作為顯示器的聯(lián)機調(diào)試和以HX7015A作為顯示器的聯(lián)機調(diào)試，并且最終調(diào)試通過，各項功能都滿足預期設計的要求。實驗和分析結(jié)果論證了系統(tǒng)設計的合理性和使用價值。 本文的研究與實現(xiàn)工作通過實驗和分析得到了驗證。結(jié)果表明，本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統(tǒng)完全可以實現(xiàn)高質(zhì)量的立體視覺效果，從而可以將該廉價的3D頭盔顯示系統(tǒng)用于我國現(xiàn)代化建設中所需要的領(lǐng)域。
上傳時間： 2013-07-16
上傳用戶：xiaoxiang
當今，移動通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能，本文采用數(shù)字自動增益控制(DAGC)技術(shù)，以解決過大輸入信號動態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點關(guān)注近年來為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動態(tài)范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術(shù)，進一步分析了AAGC技術(shù)和基帶DAGC在實施對象，實現(xiàn)方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現(xiàn)了優(yōu)化，通過高斯信道下的MATLAB仿真，證明其可以達到理想效果。仿真結(jié)果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進行調(diào)制，也能達到在SNR高于17dB時，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進行基帶DAGC算法的實現(xiàn)。 最后，本文對選定的基帶DAGC算法進行了FPGA設計，仿真、綜合和上板結(jié)果說明，時域和頻域DAGC實現(xiàn)方法占用資源較少，容易進行集成，能夠達到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。
上傳時間： 2013-05-17
上傳用戶：laozhanshi111
隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
上傳用戶：思琦琦
SATA接口是新一代的硬盤串行接口標準，和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢。SATA2．0是SATA的第二代標準，它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊列）、端口復用器、交錯啟動等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點，SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級和個人用戶。 硬盤作為主要的信息載體之一，其信息安全問題尤其引起人們的關(guān)注。由于在加密時需要實時處理大量的數(shù)據(jù)，所以對硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來進行設計和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設計具有重要的使用價值和研究價值。 本論文首先介紹了SATA2．0的總線協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對系統(tǒng)設計中各個層次中涉及的關(guān)鍵問題進行了闡述。其次，本論文對ATA協(xié)議和命令進行了詳細的解釋和分析，并針對設計中涉及的命令和對其做出的修改進行了說明。接著，本論文對SATA2．0加解密控制芯片的系統(tǒng)設計進行了講解，包括硬件平臺搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設計中的難點問題并給出解決問題的方法。然后，對系統(tǒng)數(shù)據(jù)通路的各個模塊的設計和實現(xiàn)進行詳盡的闡述，并給出各個模塊的驗證結(jié)果。最后，本文簡要的介紹了驗證平臺搭建和測試環(huán)境、測試方法等問題，并分析測試結(jié)果。 本SATA2．0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進行測試，目前工作正常，性能良好，已經(jīng)達到項目性能指標要求。本論文在SATA加解密控制芯片設計與實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
上傳用戶：JIUSHICHEN
并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經(jīng)嚴重阻礙了系統(tǒng)性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應用，但國內(nèi)尚無獨立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協(xié)議進行了詳細的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎上著重闡述協(xié)議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現(xiàn)；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現(xiàn)了1.5Gbps的串行傳輸鏈路；設計滿足協(xié)議需求、適合FPGA設計的并行結(jié)構(gòu)，實現(xiàn)了多狀態(tài)機的協(xié)同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統(tǒng)不同部分復雜度的不同，設計采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調(diào)試與測試，使得調(diào)試工作方便快捷、測試數(shù)據(jù)準確；嚴格按照SATA1.0a協(xié)議實現(xiàn)了SATA設備端IP CORE的設計。 最終測試數(shù)據(jù)表明，本論文設計的基于FPGA的SATA IP CORE滿足協(xié)議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應用本設計，將使開發(fā)變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
上傳用戶：xzt
近年來，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了快速的發(fā)展，F(xiàn)PGA不但解決了信號處理系統(tǒng)小型化、低功耗、高可靠性等問題，而且基于大規(guī)模FPGA單片系統(tǒng)的片上可編程系統(tǒng)(SOPC)的靈活設計方式使其越來越多的取代ASIC的市場。傳統(tǒng)的通用信號處理系統(tǒng)使用DSP作為處理核心，系統(tǒng)的可重構(gòu)型不強，F(xiàn)PGA解決了這一問題，并且現(xiàn)有的FPGA中，多數(shù)已集成DSP模塊，結(jié)合FPGA較強的信號并行處理特性使其與DSP信號處理能力差距很小。因此，F(xiàn)PGA作為處理核心的通用信號處理系統(tǒng)具有很強的可實施性。 @@ 基于上述要求，作者設計和完成了一個基于多FPGA的通用實時信號處理系統(tǒng)。該系統(tǒng)采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲實時數(shù)據(jù)。作者通過全面的分析，設計了核心板、底板和應用板分離系統(tǒng)架構(gòu)。該平臺能夠根據(jù)實際需求進行靈活的搭配，核心板之間的數(shù)據(jù)傳輸采用了LVDS(低電壓差分信號)技術(shù)，從而使得數(shù)據(jù)能夠穩(wěn)定的以非常高的速率進行傳輸。 @@ 本系統(tǒng)屬于高速數(shù)字電路的設計范疇，因此必須重視信號完整性的設計與分析問題，作者根據(jù)高速電路的設計慣例和軟件輔助設計的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎上，順利地完成了PCB繪制與調(diào)試工作。 @@ 作為系統(tǒng)設計的重要環(huán)節(jié)，作者還在文中研究了在系統(tǒng)設計過程中出現(xiàn)的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數(shù)據(jù)通道接口和DDR2存儲器接口設計決定本系統(tǒng)的使用性能，本文基于所選的FPGA芯片進行了詳細的闡述和驗證。并結(jié)合系統(tǒng)的核心板和底板，完成了應用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設計工作，對其中的部分接口進行了邏輯驗證。 @@ 經(jīng)過測試，該通用的信號處理平臺具有實時性好、通用性強、可擴展和可重構(gòu)等特點，能夠滿足當前一些信號處理系統(tǒng)對高速、實時處理的要求，可以廣泛應用于實時信號處理領(lǐng)域。通過本平臺的研究和開發(fā)工作，為進一步研究和設計通用、實時信號處理系統(tǒng)打下了堅實的基礎。 @@關(guān)鍵詞：通用實時信號處理；FPGA；信號完整性；DDR2；LVDS
標簽： FPGA 實時信號 處理系統(tǒng)
上傳時間： 2013-05-27
上傳用戶：qiaoyue
虛擬儀器技術(shù)是以傳感器、信號測量與處理、微型計算機等技術(shù)為基礎而形成的一門綜合應用技術(shù)。目前虛擬儀器大部分是基于PC機，利用PCI等總線技術(shù)傳輸數(shù)據(jù)，數(shù)據(jù)卡插拔不便，便攜性差。隨著嵌入式技術(shù)的飛速發(fā)展，嵌入式系統(tǒng)平臺已經(jīng)應用到各個領(lǐng)域，而市場上的嵌入式虛擬儀器系統(tǒng)還相當少，各種研究工作才剛剛起步，各種高性能的虛擬儀器和處理系統(tǒng)在現(xiàn)代工業(yè)控制和科學研究中已成為必不可少的部分。因此在我國開發(fā)具有較高性能、接口靈活、功能多樣化、低成本的虛擬儀器裝置勢在必行。 針對目前虛擬儀器系統(tǒng)發(fā)展趨勢和特點，采用FPGA技術(shù)，進行一種支持多種平臺的高速虛擬儀器系統(tǒng)的設計與研究，并針對高速虛擬儀器系統(tǒng)中的一些技術(shù)難點提出解決方案。首先進行了系統(tǒng)的總體設計，確定了采用FPGA作為系統(tǒng)的控制核心，并選取了Labview作為PC平臺應用程序開發(fā)工具，利用USB2.0接口來進行數(shù)據(jù)傳輸；同時選取嵌入式處理器S3C2410以及WinCE作為嵌入式系統(tǒng)硬軟件平臺。隨后進行了各個具體模塊的設計，在硬件方面，分別設計了前端處理電路，ADC電路以及USB接口電路。在軟件方面，進行了FPGA控制程序的設計工作，實現(xiàn)了對各個模塊和接口電路的控制功能。在上層應用程序的設計方面，設計了Labview應用程序，實現(xiàn)了波形顯示和頻譜分析等儀器功能，人機界面良好。在嵌入式平臺上面，進行了WinCE下GPIO驅(qū)動程序設計，并在上層應用程序中調(diào)用驅(qū)動來進行數(shù)據(jù)的讀取。為了解決高速ADC與數(shù)據(jù)緩存器的速度不匹配的問題，提出利用多體交叉式存儲器結(jié)構(gòu)的設計方案，并在FPGA內(nèi)對控制程序進行了設計，對其時序進行了仿真。 最后對系統(tǒng)進行了聯(lián)合調(diào)試工作，利用上層軟件對輸入波形進行采集。根據(jù)調(diào)試結(jié)果看，該系統(tǒng)對輸入信號進行了較好的采樣和存儲，還原了波形，達到了預期效果。課題研究并且對設計出一種支持多平臺的新型虛擬儀器系統(tǒng)，具有性能好、使用靈活，節(jié)省成本等特點，具有較高的研究價值和現(xiàn)實意義。
上傳時間： 2013-04-24
上傳用戶：shwjl
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
