ALTERA PWM電路 這是一個(gè)ALTERA的PWM電路,可以整合到NIOSII IDE中,來完成一個(gè)PWM的系統(tǒng)。
標(biāo)簽: ALTERA PWM
上傳時(shí)間: 2013-12-08
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本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資料記憶要求。
標(biāo)簽: FFT 元素 修改 加法器
上傳時(shí)間: 2015-12-04
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使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽: WiMax FPGA OFDM VHDL
上傳時(shí)間: 2016-01-22
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ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.
標(biāo)簽: tuning ADS 操作 家
上傳時(shí)間: 2016-02-25
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一個(gè)可以計(jì)算分壓電路的源碼。 可透過輸出與輸入電壓,計(jì)算電阻的大小;或透過輸入電壓與電阻,計(jì)算最後輸出之電壓
標(biāo)簽: 分
上傳時(shí)間: 2014-12-09
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89x51 or 8051 英文電子書 , 圖路及原程式
標(biāo)簽: 89x51 8051 or 英文
上傳時(shí)間: 2013-12-30
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是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽: verilog 加法器 元件
上傳時(shí)間: 2014-01-07
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使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路,臺(tái)灣人寫的PPT講義,非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu),VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽: HDL
上傳時(shí)間: 2014-01-22
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5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽: bits 加法器 法器 程式
上傳時(shí)間: 2016-05-18
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上傳時(shí)間: 2016-08-02
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