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自組織特征映射網(wǎng)絡(luò)

AN-6076供高電壓柵極驅(qū)動器IC使用的自舉電路的設(shè)計和使用準(zhǔn)則

本文講述了一種運(yùn)用于功率型MOSFET 和IGBT 設(shè)計性能自舉式柵極驅(qū)動電路的系統(tǒng)方法，適用于高頻率，大功率及高效率的開關(guān)應(yīng)用場合。不同經(jīng)驗(yàn)的電力電子工程師們都能從中獲益。在大多數(shù)開關(guān)應(yīng)用中

標(biāo)簽： 6076 AN 高電壓柵極驅(qū)動器IC

上傳時間： 2013-04-24

上傳用戶：520
一種基于SIFT描述子的特征匹配新算法

為了克服傳統(tǒng)的局部特征匹配算法對噪聲和圖像灰度非線性變換敏感的不足，提出了基于SIFT（Scale Invariant Feature Transform）描述算子的特征匹配算法。該算法首先

標(biāo)簽： SIFT 特征匹配新算法

上傳時間： 2013-04-24

上傳用戶：hphh
基于FPGA的自適應(yīng)濾波器設(shè)計與實(shí)現(xiàn)

自適應(yīng)濾波器是統(tǒng)計信號處理的一個重要組成部分。在實(shí)際應(yīng)用中，由于沒有充足的信息來設(shè)計固定系數(shù)的數(shù)字濾波器，或者設(shè)計規(guī)則會在濾波器正常運(yùn)行時改變，因此我們需要研究自適應(yīng)濾波器。凡是需要處理未知統(tǒng)計環(huán)境下運(yùn)算結(jié)果所產(chǎn)生的信號或需要處理非平穩(wěn)信號時，自適應(yīng)濾波器可以提供一種吸引人的解決方法，而且其性能通常遠(yuǎn)優(yōu)于用常規(guī)方法設(shè)計的固定濾波器。此外，自適應(yīng)濾波器還能提供非自適應(yīng)方法所不可能提供的新的信號處理能力。本論文從自適應(yīng)濾波器研究的重要意義入手，介紹了線性自適應(yīng)濾波器的基本原理、算法及設(shè)計方法，對幾種基于最小均方誤差準(zhǔn)則或最小平方誤差準(zhǔn)則的自適應(yīng)濾波器算法進(jìn)行研究，最終基于一改近的LMS算法設(shè)計復(fù)數(shù)自適應(yīng)濾波器，并以VHDL語言編寫在maxplus平臺上進(jìn)行仿真測試。

標(biāo)簽： FPGA 自適應(yīng)濾波器

上傳時間： 2013-07-11

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雙信號快速測頻技術(shù)及FPGA實(shí)現(xiàn)

建立在數(shù)據(jù)率轉(zhuǎn)換技術(shù)之上的寬帶數(shù)字偵察接收機(jī)要求能夠?qū)崿F(xiàn)高截獲概率、高靈敏度、近乎實(shí)時的信號處理能力。雙信號數(shù)據(jù)率轉(zhuǎn)換技術(shù)是寬帶數(shù)字偵察接收機(jī)關(guān)鍵技術(shù)之一，是解決寬帶數(shù)字接收機(jī)中前端高速ADC采樣的高速數(shù)據(jù)流與后端DSP處理速度之間瓶頸問題的可行方案。測頻技術(shù)以及帶通濾波，即寬帶數(shù)字下變頻技術(shù)，是實(shí)現(xiàn)數(shù)據(jù)率轉(zhuǎn)換系統(tǒng)的關(guān)鍵技術(shù)。本文首先介紹了寬帶數(shù)字偵察接收關(guān)鍵技術(shù)之一的數(shù)據(jù)率轉(zhuǎn)換技術(shù)，著重研究了快速、高精度雙信號測頻算法以及實(shí)驗(yàn)系統(tǒng)硬件實(shí)現(xiàn)。論文主要工作如下： (1)分析了現(xiàn)代電子偵察環(huán)境下的信號特征，指出寬帶數(shù)字接收機(jī)必須滿足寬監(jiān)視帶寬、流水作業(yè)以及近實(shí)時的響應(yīng)時間。給出了一種頻率引導(dǎo)式的數(shù)字接收機(jī)方案，簡要介紹這種接收機(jī)的關(guān)鍵技術(shù)——快速、高精度頻率估計以及高效的數(shù)據(jù)率轉(zhuǎn)換。 (2)介紹了FFT技術(shù)在測頻算法中的應(yīng)用，比較了FFT專用芯片及其優(yōu)點(diǎn)和缺點(diǎn)，指出為了滿足實(shí)時處理要求，必須選用FPGA設(shè)計FFT模塊。 (3)在分析常規(guī)的插值算法基礎(chǔ)上，提出了一種單信號的快速插值頻率估計方法，只需三個FFT變換系數(shù)的實(shí)部構(gòu)造頻率修正項(xiàng)，計算量低。該方法具有精度高、測頻速率快的特點(diǎn)。 (4)基于DFT理論和自相關(guān)理論，提出了結(jié)合FFT和自相關(guān)的雙信號頻率估計算法。該方法先用DFT估計其中一個信號的頻率和幅度，以此頻率對信號解調(diào)并對消該頻率成分，最后利用自相關(guān)理論估計出另一個信號的頻率。 (5)基于DFT理論和FFT技術(shù)，研究了信號平方與FFT結(jié)合的雙信號頻率估計算法。根據(jù)信號中兩頻率分量的幅度比，只需一次一維平方信號譜峰搜索，就可以得到雙信號的和頻與差頻分量的估計值，并利用插值技術(shù)提高測頻精度。該算法能夠精確地估計頻率間隔小的雙信號頻率，且容易地擴(kuò)展到復(fù)信號，F(xiàn)PGA硬件實(shí)現(xiàn)容易。 (6)基于現(xiàn)代譜分析理論，研究了基于AR(2)模型的雙信號頻率估計算法。方法在利用AR(2)模型系數(shù)估計雙正弦信號頻率之和的同時，利用FFT快速測頻算法估計其中強(qiáng)信號分量的頻率值。算法仿真驗(yàn)證和性能分析表明了提出的算法能快速高精度地估計雙信號頻率。 (7)給出了基于頻譜重心算法的雷達(dá)雙信號頻率估計的FPGA硬件實(shí)現(xiàn)架構(gòu)，并進(jìn)行了時序仿真。 (8)討論了雙信號帶寬匹配接收系統(tǒng)的硬件設(shè)計方案，給出了快速測頻及帶寬估計模塊設(shè)計。

標(biāo)簽： FPGA 信號測頻

上傳時間： 2013-06-02

上傳用戶：youke111
基于FPGA的高速采樣自適應(yīng)濾波系統(tǒng)的研究

自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強(qiáng)大，對器件的響應(yīng)速度也提出更高的要求。本文針對用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn)，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計方法。以隨機(jī)2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件，改變自適應(yīng)參數(shù)，進(jìn)行了一系列的仿真，對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實(shí)現(xiàn)提供了參考。然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計理念與設(shè)計方法是EDA技術(shù)的前沿與發(fā)展方向。最后，采用異步FIFO技術(shù)，設(shè)計了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進(jìn)行了仿真，給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。

標(biāo)簽： FPGA 高速采樣自適應(yīng)濾波

上傳時間： 2013-06-01

上傳用戶：ynwbosss
基于FPGA組的ASIC邏輯驗(yàn)證技術(shù)研究

隨著ASIC設(shè)計規(guī)模的增長，功能驗(yàn)證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗(yàn)證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗(yàn)證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗(yàn)證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進(jìn)行邏輯分割，將子邏輯塊映射到FPGA陣列中。本文對邏輯驗(yàn)證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進(jìn)行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實(shí)現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。本文對邏輯分割算法進(jìn)行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實(shí)現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。本文還對并行邏輯分割方法進(jìn)行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進(jìn)行了模擬和性能分析；驗(yàn)證了采用并行方案對ASIC邏輯進(jìn)行分割和映射的可行性。最后基于改進(jìn)的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗(yàn)證方法對某一大規(guī)模ASIC設(shè)計進(jìn)行了邏輯分割和功能驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，使用改進(jìn)后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實(shí)現(xiàn)ASIC設(shè)計的分割和驗(yàn)證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗(yàn)證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗(yàn)證的需求。

標(biāo)簽： FPGA ASIC 邏輯驗(yàn)證技術(shù)

上傳時間： 2013-06-12

上傳用戶：極客
基于FPGA的雙自觸發(fā)脈沖激光測距關(guān)鍵技術(shù)研究

激光測距技術(shù)被廣泛應(yīng)用于現(xiàn)代工業(yè)測量、航空與大地的測量、國防及通信等諸多領(lǐng)域。本文從已獲得廣泛應(yīng)用的脈沖激光測距技術(shù)入手，重點(diǎn)分析了近年提出的自觸發(fā)脈沖激光測距技術(shù)(STPLR)特別是其中的雙自觸發(fā)脈沖激光測距技術(shù)(BSTPLR)，通過分析發(fā)現(xiàn)其核心部件之一就是用于測量激光脈沖飛行時間(周期)的高精度高速計數(shù)器，而目前一般的方式是采用昂貴的進(jìn)口高速計數(shù)器或?qū)Ｓ眉呻娐?ASIC)來完成，這使得激光測距儀在研發(fā)、系統(tǒng)的改造升級和自主知識產(chǎn)權(quán)保護(hù)等諸多方面受到制約，同時在其整體性能上特別是在集成化、小型化和高可靠性方面帶來阻礙。為此，本文研究了采用現(xiàn)場可編程門陣列(FPGA)來實(shí)現(xiàn)脈沖激光測距中的高精度高速計數(shù)及其他相關(guān)功能，基本解決了以上存在的問題。論文通過對雙自觸發(fā)脈沖激光測距的主要技術(shù)要求和技術(shù)指標(biāo)進(jìn)行分析，對其中的信號處理單元采用了FPGA+單片機(jī)的設(shè)計形式。由FPGA主控芯片(EPF10K20TC144-4)作為周期測量模塊，在整個測距系統(tǒng)中是信號處理的核心部件，借助其用戶可編程特性及很高的內(nèi)部時鐘頻率，設(shè)計了專用于BSTPLR的高速高精度計數(shù)芯片，負(fù)責(zé)對測距信號產(chǎn)生電路中的時刻鑒別電路輸出信號進(jìn)行計數(shù)。數(shù)據(jù)處理模塊則主要由單片機(jī)(AT89C51)來實(shí)現(xiàn)。系統(tǒng)可以通過鍵盤預(yù)置門控信號的寬度以均衡測量的精度和速度，測量結(jié)果采用7位LED數(shù)碼管顯示。本設(shè)計在近距離(大尺寸)范圍內(nèi)實(shí)驗(yàn)測試時基本滿足設(shè)計要求。

標(biāo)簽： FPGA 自觸發(fā)脈沖激光測距關(guān)鍵技術(shù)

上傳時間： 2013-06-02

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指紋識別算法的研究及基于FPGA的硬件實(shí)現(xiàn)

隨著圖像處理和模式識別技術(shù)的進(jìn)步，基于生物特征的識別技術(shù)成為蓬勃發(fā)展的高技術(shù)之一，根據(jù)IBG(InternationalBiometricGroup)組織對生物特征市場的統(tǒng)計和預(yù)測，該領(lǐng)域的收入的年增長率30-50％，到2008年，全球總收入將達(dá)到46.39億美元。而基于指紋特征的識別技術(shù)由于其獨(dú)特的可靠性，穩(wěn)定性，方便快捷的特點(diǎn)，恰好符合了市場的需求。目前指紋識別技術(shù)是生物識別領(lǐng)域中應(yīng)用最廣泛的識別技術(shù)，也是研究與應(yīng)用的一個熱點(diǎn)。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當(dāng)前電子設(shè)計領(lǐng)域中最熱門的概念。NiosⅡ是Altera公司開發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核，可以將它嵌入FPGA內(nèi)部，與用戶自定義邏輯結(jié)合構(gòu)成一個基于FPGA的片上系統(tǒng)。與嵌入式硬核相比較，嵌入式軟核具有更大的靈活性。而FPGA的高速性、恰恰滿足了指紋識別系統(tǒng)對速度的要求。本文對指紋識別技術(shù)中各個環(huán)節(jié)的算法進(jìn)行了較為深入的研究，結(jié)合NiosⅡ嵌入式處理器的特點(diǎn)，對算法進(jìn)行了合理的選擇與優(yōu)化，形成了一套完整的指紋識別算法，并提出了一種基于FPGA的指紋識別系統(tǒng)硬件設(shè)計方案。論文的內(nèi)容主要包括以下幾個方面： 1、對指紋圖像預(yù)處理、后處理和匹配算法進(jìn)行了改進(jìn)，提高了算法的性能；設(shè)計了一種適用于快速匹配的指紋特征數(shù)據(jù)結(jié)構(gòu)；提出了一套基于特征點(diǎn)匹配的指紋識別算法。實(shí)驗(yàn)結(jié)果表明該算法速度快、誤識率較低、可靠性較高，可以滿足實(shí)用的要求。 2、本著增加系統(tǒng)集成度、減小系統(tǒng)體積、提高便攜性、降低功耗和成本，同時提升系統(tǒng)的性能的原則，使用Altera公司提供的外圍設(shè)備IP核配合NiosⅡ處理器軟核搭建了一個單片嵌入式系統(tǒng)，然后以內(nèi)嵌NiosⅡ軟核的FPGA和FPS200指紋采集器為核心芯片，外配片外RAM和Flash存儲器以及小鍵盤和LCD顯示屏等器件，設(shè)計了一個便攜式指紋識別系統(tǒng)，提出了一套基于FPGA的硬件設(shè)計方案。 3、利用NiosⅡ開發(fā)板對硬件設(shè)計方案進(jìn)行了初步的驗(yàn)證，實(shí)現(xiàn)了指紋采集芯片F(xiàn)PS200與FPGA的接口，并進(jìn)行了算法的移植。實(shí)驗(yàn)結(jié)果表明本文所提出的系統(tǒng)設(shè)計方案是可行的。基于FPGA的自動指紋識別系統(tǒng)在速度、功耗、體積、擴(kuò)展性方面有著獨(dú)特的優(yōu)勢，具有廣闊的發(fā)展空間。最后提出了對這一設(shè)計繼續(xù)改進(jìn)的思路和下一步研究的內(nèi)容。

標(biāo)簽： FPGA 指紋識別法的研究硬件實(shí)現(xiàn)

上傳時間： 2013-06-07

上傳用戶：kikye
利用FPGA設(shè)計和實(shí)現(xiàn)點(diǎn)對點(diǎn)EoS的成幀

通信領(lǐng)域的主導(dǎo)技術(shù)有兩種：用于內(nèi)部商業(yè)通信的局域網(wǎng)(LAN)中的以太網(wǎng)(Ethernet)和廣域網(wǎng)(WAN)中的SDH(SynchronousDigitalHierarchy)。因?yàn)樵赟DH網(wǎng)絡(luò)上不直接支持以太網(wǎng)，當(dāng)企業(yè)(客戶)間需要彼此通信或企業(yè)(客戶)內(nèi)需要將其總部與分部連至同一LAN網(wǎng)時互連問題便應(yīng)運(yùn)而生。該研究課題的目的是研究在EoS(EthernetoverSDH)實(shí)現(xiàn)過程中存在的技術(shù)難題和協(xié)議實(shí)現(xiàn)的復(fù)雜性，提出一種簡單、快速、高效的協(xié)議實(shí)現(xiàn)方法。主要關(guān)注的是EoS系統(tǒng)中與協(xié)議幀映射相關(guān)的關(guān)鍵技術(shù)，例如：自定義幀結(jié)構(gòu)、幀定位、全數(shù)字鎖相技術(shù)、流量控制技術(shù)等，最終完成EoS中這些關(guān)鍵技術(shù)模塊的設(shè)計。該課題簡單分析EoS系統(tǒng)相關(guān)協(xié)議幀結(jié)構(gòu)及EoS系統(tǒng)的原理，闡述了FPGA技術(shù)的實(shí)現(xiàn)方法，重點(diǎn)在于利用業(yè)界最先進(jìn)的EDA工具實(shí)現(xiàn)EoS系統(tǒng)中幀映射技術(shù)。系統(tǒng)中采用一種簡化了的點(diǎn)對點(diǎn)實(shí)現(xiàn)方案，對以太網(wǎng)的數(shù)據(jù)幀直接進(jìn)行HDLC幀格式封裝，采用多通道的E1信道承載完整的HIDLC幀方式將HDLC幀映射到E1信道中，然后采用單通道承載多個完整的E1幀方式將E1映射到SDH信道中，從而把以太網(wǎng)幀有效地映射到SDH的負(fù)荷中，實(shí)現(xiàn)“透明的局域網(wǎng)服務(wù)”。這對在現(xiàn)有的SDH傳輸設(shè)備上承載以太網(wǎng)，開發(fā)實(shí)現(xiàn)以太網(wǎng)的廣域連接設(shè)備，將會具有重要的意義。

標(biāo)簽： FPGA EoS 點(diǎn)對點(diǎn) 幀

上傳時間： 2013-04-24

上傳用戶：bugtamor
第2章_內(nèi)存映射1(mpc83xx中文翻譯)

powerpc處理器 MPC8313ERM.pdf 第2章_內(nèi)存映射1(mpc83xx中文翻譯)

標(biāo)簽： mpc 83 xx 內(nèi)存映射

上傳時間： 2013-08-06

上傳用戶：gps6888