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被動均衡

  • 基于FPGA的數字圖像處理.rar

    數字圖像處理技術是信息科學中近幾十年來發展最為迅速的學科之一。目前,數字圖像處理技術被廣泛應用于航空航天、通信、醫學及工業生產等領域中。數字圖像處理的特點是處理的數據量大,處理非常耗時,本文研究了在FPGA上用硬件描述語言實現圖像處理算法,通過功能模塊的硬件化,解決了視頻圖像處理的速度問題。隨著微電子技術的高速發展,FPGA為數字圖像信號處理在算法、系統結構上帶來了新的方法和思路。 本文設計的基于FPGA的圖像處理系統,是一個具有視頻圖像采集、圖像處理、圖像顯示功能的圖像處理系統。該系統采用Altera公司FPGA芯片作為中央處理器,由視頻解碼模塊、圖像處理模塊、視頻編碼模塊組成。模擬視頻信號由CCD傳感器送入,經視頻解碼芯片SAA7113轉換成數字視頻信號后,圖像處理模塊完成中值濾波和邊緣檢測這兩種圖像處理算法,視頻編碼芯片SAA7121將數字視頻信號轉換成模擬視頻信號輸出。 整個設計及各個模塊都在Altera公司的開發環境QuartusⅡ以及第三方仿真軟件Modelsim上進行了仿真及邏輯綜合。仿真結果表明,使用FPGA硬件處理圖像數據不僅能夠獲得良好的處理效果,處理速度也遠遠高于軟件法處理的方法。

    標簽: FPGA 數字圖像處理

    上傳時間: 2013-04-24

    上傳用戶:han_zh

  • GPS接收機捕獲跟蹤算法研究及FPGA設計.rar

    全球定位系統(Global Positioning System—GPS)是新一代衛星導航定位系統,具有全球、全天候、連續、高精度導航與定位功能,能夠為廣大用戶提供精確的三維坐標、速度和時間信息。因此,GPS系統被廣泛地應用于生活中的各個領域。GPS系統用戶主要是各種型號的接收機,而捕獲跟蹤技術是接收機的關鍵技術,同時也是一個技術難點。在GPS接收機中,導航電文是用戶定位和導航的數據基礎,為了得到導航電文必須要對GPS信號進行捕獲跟蹤。本文詳細研究了GPS信號捕獲跟蹤技術,并進行了FPGA設計。 @@ 本文首先概述了GPS系統信號結構和GPS接收機工作原理,對GPS信號調制機理進行詳細地闡述,重點分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號捕獲的基礎理論,重點研究時域滑動相關捕獲方法,深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數的GPS中頻發生器,并在此平臺上,對GPS信號時域滑動相關捕獲算法進行仿真與分析。 @@ 接著重點研究了GPS信號跟蹤技術,系統分析碼跟蹤環路和載波跟蹤環路結構框圖以及算法。在碼跟蹤環路方面,選用并分析了能分離載波的非相干超前滯后碼鎖定環的工作機理。在載波跟蹤環路中選用對導航電文數據相位翻轉不敏感的科斯塔斯環,并用數學模型分析GPS信號的解調過程。之后對整個跟蹤環路進行MATLAB仿真,結果表明環路參數設計滿足要求,并能成功解調出GPS導航電文。 @@ 最后本文在QuartusII環境下完成對GPS信號捕獲跟蹤系統的FPGA設計。根據對相關器硬件結構框架,對算法中各個模塊的實現進行詳細的說明,包括頂層設計到CA碼、NCO等重要模塊設計,并給出了仿真結果。 @@關鍵詞:GPS接收機;捕獲;跟蹤;MATLAB仿真:FPGA

    標簽: FPGA GPS 接收機

    上傳時間: 2013-06-16

    上傳用戶:jacking

  • IIR數字濾波器優化設計及FPGA仿真驗證.rar

    IIR數字濾波器是沖激響應為無限長的一類數字濾波器,是電子、通信及信號處理領域的重要研究內容,國內外學者對IIR數字濾波器的優化設計進行了大量研究。其中,進化算法優化設計IIR數字濾波器雖然取得了一定的效果,但是其也有自身的一些不足;另外,基于粒子群算法以及人工魚群算法的IIR數字濾波器優化設計也取得了較好的效果。但這些方法都是將多目標優化問題轉化為單目標優化問題,這種方法是將每個目標賦一個權值,然后將這些賦了權值的目標相加,把相加的結果作為目標函數,在此基礎上尋找目標函數的最小值,這樣做造成的問題是可能將其中的任何一種滿足目標函數值最小的情況作為最優解,但實際上得到的不一定是最優解。也就是說,單目標的方法難以區分哪一種情況為最優解,這樣的尋優模型從理論上來說是難以得到最優解的。另外,在將多目標轉化為單目標時,各個目標的權值難以確定,而且最終只能得到唯一解。針對這些問題,本文在研究傳統遺傳算法、進化規劃算法以及量子遺傳算法的IIR數字濾波器優化設計的基礎上,將重點研究IIR數字濾波器的粒子進化規劃優化、遺傳多目標優化以及量子多目標優化。另外,由于在通信系統中IIR數字濾波器有廣泛應用,并且大量采用FPGA實現,多目標優化方法得到的濾波器性能也值得驗證,因此,對多目標優化方法得到的IIR數字濾波器系數進行FPGA仿真驗證有重要的現實意義。 @@ 論文的主要工作及研究成果具體如下: @@ 1.分析IIR數字濾波器的數學模型及其優化設計的參數;針對低通IIR數字濾波器,采用遺傳算法及量子遺傳算法對其進行優化設計,并給出相應的仿真結果及分析。 @@ 2.針對使用進化規劃算法優化設計IIR數字濾波器時容易陷入局部極值的問題,研究粒子進化規劃算法,并將其應用于IIR數字濾波器的優化設計,該算法將粒子群優化算法與進化規劃算法相結合,繼承了粒子群算法局部搜索能力強和進化規劃算法遺傳父代優良基因能力強的優點。將這種新的粒子進化規劃算法應用于IIR低通、高通、帶通、帶阻數字濾波器的優化設計,顯示了較好的效果。 @@ 3.優化設計IIR數字濾波器時,通常將多目標轉化為單目標的優化問題,這種方法雖然設計簡單,但是在將多目標轉化為單目標時,各個目標的權值難以確定,而且最終只能得到唯一解,不能提供更多的有效解給決策者。針對常 用基于單目標優化算法的不足,在分析IIR數字濾波器優化模型和待優化參數的基礎上,本文研究遺傳算法的IIR數字濾波器多目標優化設計方法,該方法將多個目標值直接映射到適應度函數中,通過比較函數值的占優關系來搜索問題的有效解集,使用這種方法可以求得一組有效解,并且將多目標轉化為單目標的優化方法得到的唯一解也能被包括在這一組有效解中。@@ 4.將量子遺傳算法應用于IIR數字濾波器多目標優化設計,研究量子遺傳算法的IIR數字濾波器多目標優化設計方法,并將優化結果與傳統遺傳算法的多目標優化方法進行了比較。仿真結果表明,在對同一種濾波器進行優化設計時,使用該方法得到的結果通帶波動更小,過渡帶更窄,阻帶衰減也更大。 @@ 5.針對IIR數字濾波器的硬件實現問題,在對IIR數字濾波器的結構特征進行分析的基礎上,分別采用遺傳多目標優化方法量子多目標方法優化設計IIR數字濾波器的系數,然后針對兩組系數進行了FPGA( Field-Programmable GateArray,現場可編程門陣列)仿真驗證,并對兩種結果進行了對比分析。 @@關鍵詞:IIR數字濾波器;優化設計

    標簽: FPGA IIR 數字濾波器

    上傳時間: 2013-06-09

    上傳用戶:熊少鋒

  • FPGA中多標準可編程IO端口的設計.rar

    現場可編程門陣列(FPGA,Field Programmable Gate Array)是可編程邏輯器件的一種,它的出現是隨著微電子技術的發展,設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC,Application Specific Integrated Circuit).芯片,而且希望ASIC的設計周期盡可能短,最好是在實驗室里就能設計出合適的ASIC芯片,并且立即投入實際應用之中。現在,FPGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一,它的主要作用是提供封裝引腳到CLB之間的接口,將外部信號引入FPGA內部進行邏輯功能的實現并把結果輸出給外部電路,并且根據需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現各種邏輯功能,在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言,可選的I/O資源的特性包括:IO標準的選擇、輸出驅動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現,該課題是成都華微電子系統有限公司FPGA大項目中的一子項,目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊;同時針對以前設計的I/O模塊不支持雙端標準的缺點,要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發轉換電路,與單端標準比較,LVDS具有很多優點: (1)LVDS傳輸的信號擺幅小,從而功耗低,一般差分線上電流不超過4mA,負載阻抗為100Ω。這一特征使它適合做并行數據傳輸。 (2)LVDS信號擺幅小,從而使得該結構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化,單端信號擺幅為400mV,這樣允許輸入共模電壓從0.2V到2.2V范圍內變化,也就是說LVDS允許收發兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝,輔助Xilinx公司FPGA開發軟件ISE,設計完成了可以用于Virtex系列各低端型號FPGA的IOB結構,它有靈活的可配置性和出色的適應能力,能支持大量的I/O標準,其中包括單端標準,也包括雙端標準如LVDS等。它具有適應性的優點、可選的特性和考慮到被文件描述的硬件結構特征,這些特點可以改進和簡化系統級的設計,為最終的產品設計和生產打下基礎。設計中對包括20種IO標準在內的各電器參數按照用戶手冊描述進行仿真驗證,性能參數已達到預期標準。

    標簽: FPGA 標準 可編程

    上傳時間: 2013-05-15

    上傳用戶:shawvi

  • 基于FPGA的任意波形發生器的研究與設計.rar

    隨著科學技術的飛速發展,電子測量技術被廣泛應用在電子、機械、醫療、測控及航天等各個領域,而電子測量技術要用到各種形式的高質量信號源,因此任意波形發生器的研制就具有非常重要的現實意義。 本文便是基于DDS(DirectDigitalSynthesis)技術進行任意波形發生器研制的。要求可以產生正弦波、方波、三角波與鋸齒波等常規波形,而且能夠產生任意波形,從而滿足研究的需要。具體工作如下: (一)介紹國內外關于任意波形發生器研究的發展情況,闡述頻率合成技術的各種方式與技術對比情況,并選定直接數字頻率合成技術進行研制。 (二)介紹系統的硬件設計構成與功能實現,并對系統部件進行逐一細述。選用單片機作為控制模塊,使用FPGA實現DDS功能作為技術核心,并對外圍電路的設計與接口技術進行分析。 (三)講述DDS的工作原理、工作特點與技術指標,并基于FPGA芯片EP1C3T144C8進行設計,通過使用相位累加器與波形ROM等模塊,實現DDS功能。同時輔以使能模塊與行列式鍵盤,實現各種波形的靈活輸出。 (四)給出系統產生的測試數據,并對影響頻譜純度的雜散與噪聲產生的原因進行分析。

    標簽: FPGA 任意波形發生器

    上傳時間: 2013-04-24

    上傳用戶:diets

  • 基于FPGA的DDC在頻譜儀中的設計.rar

    軟件無線電思想的出現帶來了接收機實現方式的革新。隨著近年來軟件無線電理論和應用趨于成熟與完善,軟件無線電技術已經被越來越廣泛地應用于無線通信系統和電子測量測試儀器中。數字下變頻技術作為軟件無線電的核心技術之一,在頻譜分析儀中也得到了越來越普遍的應用。 本人參與的手持式頻譜分析儀項目采用的是中頻數字化實現方式,可滿足輕巧,可重配置和低功耗的需求。數字化中頻的關鍵部件數字下變頻器DDC采用的是Intersil公司的ISL5216,這個器件和高性能FPGA共同組成手持頻譜儀的數字信號處理前端。這個數字前端就手持頻譜分析儀來說存在一定的局限性,ISL5216的信號處理帶寬單通道為1 MHz,4個通道級聯為3MHz,未能滿足譜儀分析帶寬日益增加的需求;系統集成度不高,ISL5216的功能要是集成到FPGA,可進一步提高系統集成度,降低物料成本和系統功耗。基于以上兩個方面的考慮,現正以手持頻譜分析儀項目為依托,基于Xilinx Spartan3A-DSP系列FPGA實現高速高處理帶寬的DDC。 本論文首先描述了數字下變頻基本理論和結構,對完成各級數字信號處理所涉及的數字正交變換、CORDIC算法、CIC、HB、多相濾波等關鍵算法做了適當介紹;然后介紹了當前主流FPGA的數字信號處理特性和其內部的DSP資源。接著詳細描述了數控振蕩器NCO、復數數字混頻器MIXER、5級CIC濾波器、5級HB濾波器和255階可編程FIR的設計和實現,并對各個模塊的不同實現方式作了對比和仿真測試數據作了分析。最后介紹了所設計DDC在手持頻譜分析儀中的主要應用。

    標簽: FPGA DDC 頻譜儀

    上傳時間: 2013-04-24

    上傳用戶:a155166

  • 基于DSP和FPGA的車牌識別系統設計及實現.rar

    隨著我國國民經濟的高速發展,國內高速公路、城市道路、停車場建設越來越多,對交通控制、安全管理的要求也日益提高,智能交通系統( IntelligentTransportation Systems,簡稱ITS)已成為當前交通管理發展的主要方向,而車牌識別系統(License Plate Recognition System,簡稱LPRS)技術作為智能交通系統的核心,起著舉足輕重的作用,可以被廣泛地應用于高速公路自動收費(ElectronicToll Collection,簡稱ETC)、停車場安全管理、被盜車輛的追蹤、車流統計等。 目前,車牌識別系統大多都是基于PC平臺的,其優勢是實現容易,但是成本高、實時性不強、穩定性不高等缺點使其不能廣泛推廣。為了克服以上的缺點,且滿足識別速度和識別率的要求,本文在原有車牌識別硬件系統設計的基礎上做了一定的改進(原系統在圖像采集、接口通信、系統穩定、脫機工作等方面存在一定問題),與團隊成員一起設計出了新的車牌識別硬件系統,采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實現(本人負責單DSP+FPGA的原理圖和PCB繪制,另一成員負責雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統,主要工作由以下幾個部分組成: 1.團隊共同完成了新車牌識別系統的硬件設計,采用兩個板子實現。其中,本人負責單DSP+FPGA板子繪制。 2.團隊一起完成了整個系統的硬件電路調試。主要分為如下模塊進行調試:電源,DSP,FPGA,SAA7113H視頻解碼器,LCD液晶顯示和UART接口等。 3.負責完成了整個系統的DSP應用程序設計。采用DSP/BIOS操作系統來構建系統的框架,添加了多個任務對象進行管理系統的調度;用CSL編寫了DSP上的底層驅動:完成了車牌識別算法在DSP上的移植與優化。 4.參與完成了部分FPGA程序的開發,主要包括圖像采集、存儲、傳輸幾個模塊等。 最終,本系統實現了高效、快速的車牌識別,各模塊工作穩定,能脫機實現圖像采集、傳輸、識別、結果輸出和顯示為一體化的功能;為以后進行高性能的車牌識別算法開發提供了一個很好的硬件平臺。

    標簽: FPGA DSP 車牌識別

    上傳時間: 2013-04-24

    上傳用戶:slforest

  • LTE系統中基帶DAGC的應用研究及FPGA實現.rar

    當今,移動通信正處于向第四代通信系統發展的階段,OFDM技術作為第四代數字移動通信(4G)系統的關鍵技術之一,被包括LTE在內的眾多準4G協議所采用。IDFT/DFT作為OFDM系統中的關鍵功能模塊,其精度對基帶解調性能產生著重大的影響,尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能,本文采用數字自動增益控制(DAGC)技術,以解決過大輸入信號動態范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先,本文簡單介紹了較為成熟的AAGC(模擬AGC)技術,并重點關注近年來為了改善其性能而興起的數字化AGC技術,它們主要用于壓縮ADC輸入動態范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術,進一步分析了AAGC技術和基帶DAGC在實施對象,實現方法等上的異同點,指出了基帶DAGC的必要性。 其次,根據LTE協議,搭建了從調制到解調的基帶PUSCH處理鏈路,并針對基于DFT的信道估計方法的缺點,使用簡單的兩點替換實現了優化,通過高斯信道下的MATLAB仿真,證明其可以達到理想效果。仿真結果還表明,在不考慮同步問題的高斯信道下,本文所搭建的基帶處理鏈路,采用64QAM進行調制,也能達到在SNR高于17dB時,硬判譯碼結果為極低誤碼率(BER)的效果。 再次,在所搭建鏈路的基礎上,通過理論分析和MATLAB仿真,證明了包括時域和頻域DAGC在內的基帶DAGC具有穩定接收鏈路解調性能的作用。同時,通過對幾種DAGC算法的比較后,得到的一套適用于實現的基帶DAGC算法,可以使IDFT/DFT的輸出SNR處于最佳范圍,從而滿足LTE系統基帶解調的要求。針對時域和頻域DAGC的差異,分別選定移位和加法,以及查表的方式進行基帶DAGC算法的實現。 最后,本文對選定的基帶DAGC算法進行了FPGA設計,仿真、綜合和上板結果說明,時域和頻域DAGC實現方法占用資源較少,容易進行集成,能夠達到的最高工作頻率較高,完全滿足基帶處理的速率要求,可以流水處理每一個IQ數據,使之滿足基帶解調性能。

    標簽: DAGC FPGA LTE

    上傳時間: 2013-05-17

    上傳用戶:laozhanshi111

  • 基于FPGA的RS255,223編解碼器的高速并行實現.rar

    隨著信息時代的到來,用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經信道傳輸后,到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控制領域中一類重要的線性分組碼,由于它編解碼結構相對固定,性能強,不但可以糾正隨機差錯,而且對突發錯誤的糾錯能力也很強,被廣泛應用在數字通信、數據存儲系統中,以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義,而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識,重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行,接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構,本文提出了一種八倍并行編碼及九倍并行解碼方案,并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展,譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構,其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理,使編解碼的數據吞吐量大為提高,同時延時更小。 本論文設計了C++仿真平臺,并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證,并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析,綜合軟件為QUATURSⅡ V8.0。驗證及測試表明,本設計在滿足編解碼基本功能的基礎上,能夠實現數據的高吞吐量和低延時傳輸,達到性能指標要求。本論文在基于FPGA的RS(255,223)編解碼器的高速并行實現方面的研究成果,具有通用性、可移植性,有一定的理論及經濟價值。

    標簽: FPGA 255 223

    上傳時間: 2013-04-24

    上傳用戶:思琦琦

  • SATA2.0硬盤加解密接口芯片數據通路的設計與FPGA實現.rar

    SATA接口是新一代的硬盤串行接口標準,和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執行效率高的明顯優勢。SATA2.0是SATA的第二代標準,它規定在數據線上使用LVDS NRZ串行數據流傳輸數據,速率可達3Gb/s。另外,SATA2.0還具有支持NCQ(本地命令隊列)、端口復用器、交錯啟動等一系列技術特征。正是由于以上的種種技術優點,SATA硬盤業已被廣泛的使用于各種企業級和個人用戶。 硬盤作為主要的信息載體之一,其信息安全問題尤其引起人們的關注。由于在加密時需要實時處理大量的數據,所以對硬盤數據的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結合起來進行設計和研究,完成基于SATA2.0接口的加解密芯片系統設計具有重要的使用價值和研究價值。 本論文首先介紹了SATA2.0的總線協議,其協議體系結構包括物理層、鏈路層、傳輸層和命令層,并對系統設計中各個層次中涉及的關鍵問題進行了闡述。其次,本論文對ATA協議和命令進行了詳細的解釋和分析,并針對設計中涉及的命令和對其做出的修改進行了說明。接著,本論文對SATA2.0加解密控制芯片的系統設計進行了講解,包括硬件平臺搭建和器件選型、模塊和功能劃分、系統工作原理等,剖析了系統設計中的難點問題并給出解決問題的方法。然后,對系統數據通路的各個模塊的設計和實現進行詳盡的闡述,并給出各個模塊的驗證結果。最后,本文簡要的介紹了驗證平臺搭建和測試環境、測試方法等問題,并分析測試結果。 本SATA2.0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進行測試,目前工作正常,性能良好,已經達到項目性能指標要求。本論文在SATA加解密控制芯片設計與實現方面的研究成果,具有通用性、可移植性,有一定的理論及經濟價值。

    標簽: SATA FPGA 2.0

    上傳時間: 2013-04-24

    上傳用戶:JIUSHICHEN

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