西門子S7-200 PLC從入門到精通 內(nèi)部教材
上傳時(shí)間： 2022-06-24
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用Visual+C實(shí)現(xiàn)PC與PLC之間的串行通訊
上傳時(shí)間： 2022-07-07
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文檔為PLC編程的思路方法講解文檔，是一份不錯(cuò)的參考資料，感興趣的可以下載看看，，，，，，，，，，，，，，，
標(biāo)簽： plc
上傳時(shí)間： 2022-07-09
上傳用戶：bluedrops
在網(wǎng)上看到的別人寫的一個(gè)基于STM32的MODBUS程序，還不錯(cuò)，發(fā)上來分享一下。順便賺賺積分用于下載其他朋友的資料。 此Modbus協(xié)議暫時(shí)只支持RTU模式，只支持作為Modbus從設(shè)備。 暫時(shí)支持的功能碼（16進(jìn)制）如下表所示： 01.讀線圈狀態(tài)（讀多個(gè)輸出位的狀態(tài)，有效地位為0-31） 02.讀輸入位狀態(tài)（讀多個(gè)輸入位的狀態(tài)，有效地位為0-31） 03.讀保持寄存器（讀多個(gè)保持寄存器的數(shù)值，有效地位為0-99） 04.讀輸入寄存器（讀多個(gè)輸入寄存器的數(shù)值，有效地址為0-1） 05.強(qiáng)制單個(gè)線圈（強(qiáng)制單個(gè)輸出位的狀態(tài)，有效地位為0-31） 06.預(yù)制單個(gè)寄存器（設(shè)定一個(gè)寄存器的數(shù)值，有效地址為0-99） 0F.強(qiáng)制多個(gè)線圈（強(qiáng)制多個(gè)輸出位的狀態(tài)，有效地址為0-31） 10.預(yù)制多個(gè)寄存器（設(shè)定多個(gè)寄存器的數(shù)值，有效地址為0-99）暫時(shí)支持的錯(cuò)誤代碼為： 01 不合法功能代碼從機(jī)接收的是一種不能執(zhí)行功能代碼。發(fā)出查詢命令后，該代碼指示無程序功能。（不支持的功能代碼） 02 不合法數(shù)據(jù)地址接收的數(shù)據(jù)地址，是從機(jī)不允許的地址。（起始地址不在有效范圍內(nèi)） 03 不合法數(shù)據(jù)查詢數(shù)據(jù)區(qū)的值是從機(jī)不允許的值。（在起始地址的基礎(chǔ)上，這個(gè)數(shù)量是不合法的）
上傳時(shí)間： 2022-07-12
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PIC單片機(jī)與觸摸屏串行通信的MODBUS協(xié)議實(shí)現(xiàn)
標(biāo)簽： pic單片機(jī) 觸摸屏 串行通信 modbus協(xié)議
上傳時(shí)間： 2022-07-18
上傳用戶：jason_vip1
這是一個(gè)用D6實(shí)現(xiàn)的對(duì)LineGuard進(jìn)行通信的簡(jiǎn)單例程,通過該程序，你可以對(duì)Modbus協(xié)議有一個(gè)基本的了解
上傳時(shí)間： 2015-04-04
上傳用戶：xuanchangri
用新華龍的C8051F340單片機(jī)，實(shí)現(xiàn)的MODBUS RTU協(xié)議通信程序
上傳時(shí)間： 2013-12-26
上傳用戶：gxmm
在實(shí)際工作現(xiàn)場(chǎng),常常需要在一個(gè)非常惡劣的環(huán)境中進(jìn)行通話,隨著CAN總線在工業(yè)生產(chǎn)的應(yīng)用越來越廣泛,想到了把CAN總線應(yīng)用于電話通信上來.CAN總線具有極高的總線利用率,這有可能使得我們只需要用兩根CAN總線,就可以把需要通話的節(jié)點(diǎn)電話連接起來,從而實(shí)現(xiàn)語音通信. 本文主要論述了基于CAN總線的多節(jié)點(diǎn)語音通信系統(tǒng)設(shè)計(jì).該系統(tǒng)使用MC14LC5480作為語音采集編解碼器,AT90CAN128作為處理器,使用處理器自帶的CAN模塊實(shí)現(xiàn)多個(gè)CAN節(jié)點(diǎn)間的通信,最終達(dá)到實(shí)現(xiàn)多節(jié)點(diǎn)間語音通信的功能. 本文的前半部分介紹了CAN總線技術(shù)和語音信號(hào)的數(shù)字處理技術(shù),評(píng)價(jià)了用CAN總線傳輸語音信號(hào)的優(yōu)點(diǎn).本文后半部分詳細(xì)介紹了該系統(tǒng)的硬件結(jié)構(gòu)和軟件設(shè)計(jì),通過分析系統(tǒng)所涉及的芯片對(duì)該系統(tǒng)的各個(gè)功能模塊做了詳細(xì)的說明,包括語音編解碼電路,語音數(shù)字信號(hào)處理電路,CAN總線傳輸電路等.通過該系統(tǒng),能夠?qū)崿F(xiàn)在實(shí)驗(yàn)室條件下多個(gè)CAN節(jié)點(diǎn)間的語音通信.
標(biāo)簽： CAN 總線 節(jié)點(diǎn)
上傳時(shí)間： 2013-04-24
上傳用戶：mingaili888
FPGA作為新一代集成電路的出現(xiàn)，引起了數(shù)字電路設(shè)計(jì)的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設(shè)計(jì)公司開始使用FPGA進(jìn)行系統(tǒng)開發(fā)，因此，PFAG的市場(chǎng)需求也越來越高，從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進(jìn)，在如此良性循環(huán)下，不久的將來，F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計(jì)領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場(chǎng)吸引力，因此，本文采用FPGA作為電路設(shè)計(jì)的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡(jiǎn)單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設(shè)計(jì)語言，到現(xiàn)在面向?qū)ο蟮腟ystem Verilog、SystemC設(shè)計(jì)語言，硬件設(shè)計(jì)語言開始向高級(jí)語言發(fā)展。作為一個(gè)軟件設(shè)計(jì)人員，會(huì)很容易接受面向?qū)ο蟮恼Z言。現(xiàn)在軟件的設(shè)計(jì)中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個(gè)問題，本文在第一章第二節(jié)詳細(xì)介紹了軟硬結(jié)合的開發(fā)優(yōu)勢(shì)。另外，在第一章中還介紹了知識(shí)產(chǎn)權(quán)核心（IP Core）的發(fā)展與前景，特別是IP Core中軟核的設(shè)計(jì)與開發(fā)，許多FGPA的開發(fā)公司開始爭(zhēng)奪軟核的開發(fā)市場(chǎng)。 @@ 數(shù)字電路設(shè)計(jì)中最長(zhǎng)遇到的就是通信的問題，而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計(jì)中，由于需要高速的處理速度，因此其內(nèi)部都是用并行總線進(jìn)行通信，但是由于集成電路資源的問題，不可能所有的外部設(shè)備都要用并行總線進(jìn)行通信，因此其外部通信就需要進(jìn)行串行傳輸。又因?yàn)樾枰B接的外部設(shè)備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個(gè)小型CPU的內(nèi)部構(gòu)造，以及這三個(gè)通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計(jì)開發(fā)中，由于集成電路本身的特殊性，其開發(fā)流程也相對(duì)的復(fù)雜。本文由于篇幅的問題，只對(duì)總的開發(fā)流程作了簡(jiǎn)要的介紹，并且將其中最復(fù)雜但是又很重要的靜態(tài)時(shí)序分析進(jìn)行了詳細(xì)的論述。在通信協(xié)議的開發(fā)中，需要注意接口的設(shè)計(jì)、時(shí)序的分析、驗(yàn)證環(huán)境的搭建等，因此，本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計(jì)作為一個(gè)開發(fā)范例，從協(xié)議功能的研究到最后的驗(yàn)證測(cè)試，將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實(shí)例的方式進(jìn)行了詳細(xì)的論述。在SPI通信協(xié)議的開發(fā)中，不僅對(duì)協(xié)議進(jìn)行了詳細(xì)的功能分析，而且對(duì)架構(gòu)中的每個(gè)模塊的設(shè)計(jì)都進(jìn)行了詳細(xì)的論述。@@關(guān)鍵詞：FPGA；SPI；I2C；UART；靜態(tài)時(shí)序分析；驗(yàn)證環(huán)境
上傳時(shí)間： 2013-04-24
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國家863項(xiàng)目“飛行控制計(jì)算機(jī)系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計(jì)符合CPCI總線標(biāo)準(zhǔn)的FC通信卡。本課題是這個(gè)項(xiàng)目的進(jìn)一步引伸，用于設(shè)計(jì)SCI串行通信接口，以實(shí)現(xiàn)環(huán)上多計(jì)算機(jī)系統(tǒng)間的高速串行通信。 本文以此項(xiàng)目為背景，對(duì)基于FPGA的SCI串行通信接口進(jìn)行研究與實(shí)現(xiàn)。論文先概述SCI協(xié)議，接著對(duì)SCI串行通信接口的兩個(gè)模塊：SCI節(jié)點(diǎn)模型模塊和CPCI總線接口模塊的功能和實(shí)現(xiàn)進(jìn)行了詳細(xì)的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進(jìn)程、旁路FIFO、接受和發(fā)送存儲(chǔ)器、地址解碼、MUX。在SCI節(jié)點(diǎn)模型的實(shí)現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實(shí)現(xiàn)主機(jī)之間的高速串行通信，并利用Aurora IP核實(shí)現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計(jì)一個(gè)同步FIFO實(shí)現(xiàn)旁路FIFO；利用FPGA上的塊RAM實(shí)現(xiàn)發(fā)送和接收存儲(chǔ)器；中斷進(jìn)程、地址解碼和多路復(fù)合分別在控制邏輯中實(shí)現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個(gè)部分。本課題中，采用FPGA+PCI軟核的方法來實(shí)現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負(fù)責(zé)對(duì)PCI核進(jìn)行配置，得到用戶需要的PCI核；用戶邏輯模塊負(fù)責(zé)實(shí)現(xiàn)整個(gè)通信接口具體的內(nèi)部邏輯功能；并引入中斷機(jī)制來提高SCI通信接口與主機(jī)之間數(shù)據(jù)交換的速率。 設(shè)計(jì)選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個(gè)系統(tǒng)的設(shè)計(jì)、綜合、布局布線，利用Modelsim進(jìn)行功能及時(shí)序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動(dòng)程序，用VC++6.0編寫相應(yīng)的測(cè)試應(yīng)用程序。最后，將FPGA設(shè)計(jì)下載到FC通信卡中運(yùn)行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，運(yùn)行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進(jìn)一步完善的地方。
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