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Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2014-12-04

上傳用戶：cppersonal
在 Windows 的資源管理器窗口中

在 Windows 的資源管理器窗口中，我們見過 WinZIP,WinRAR 等軟件能在文件或文件夾的默認快捷菜單中添加幾個菜單項，它可以使用戶無須進入軟件內部而直接在視窗中進行壓縮/解壓操作，十分方便用戶操作，這無疑是一個較好的應用模型，它就是我們所說的Shell擴展技術。此源代碼將以一個普通的源代碼統計程序為例來說明怎樣實現Shell擴展技術。

標簽： Windows 資源管理器窗口

上傳時間： 2014-11-23

上傳用戶：zhangliming420
一個交織器的源代碼留言：站長

一個交織器的源代碼留言：站長，我上載的代碼如果有解壓后不識別的文件類型，請保存為rar即可打開！

標簽： 交織器源代碼

上傳時間： 2015-02-11

上傳用戶：xz85592677
51定時器完整源程序。有詳細介紹

51定時器完整源程序。有詳細介紹，解壓即用。非常方便，實用

標簽： 51定時器源程序詳細介紹

上傳時間： 2014-01-18

上傳用戶：aig85
acseespasssee破解器

acseespasssee破解器，解壓后即可使用，無密碼。很簡單，看后即明白。

標簽： acseespasssee 破解

上傳時間： 2013-12-18

上傳用戶：gengxiaochao
最高優先級編碼器 8位相等比較器三人表決器（三種不同的描述方式）加法器描述 8位總線收發器：74245 （注2）地址譯碼（for m68008）多路選擇器（使用select語句）

最高優先級編碼器 8位相等比較器三人表決器（三種不同的描述方式）加法器描述 8位總線收發器：74245 （注2）地址譯碼（for m68008）多路選擇器（使用select語句） LED七段譯碼多路選擇器（使用if－else語句）雙2－4譯碼器：74139 多路選擇器（使用when－else語句）二進制到BCD碼轉換多路選擇器（使用case語句）二進制到格雷碼轉換雙向總線（注2）漢明糾錯嗎譯碼器三態總線（注2）漢明糾錯嗎編碼器解復用器

標簽： m68008 select 74245 for

上傳時間： 2015-04-11

上傳用戶：tianyi223
本程序仿真做出了一個RS編碼器。運行本軟件

本程序仿真做出了一個RS編碼器。運行本軟件，可得到一個可視化界面，按界面提示隨意輸入信息序列，即可對其進行RS編碼。一般的RAR解壓即可

標簽： 程序仿真 RS編碼器運行

上傳時間： 2014-01-04

上傳用戶：qiao8960
功能和DELPHI的窗體設計器相同的控件

功能和DELPHI的窗體設計器相同的控件，可讓你的程序在運行時設計窗體。　解壓后有個FormDesigner.bpl，將它add到component中，編譯的時候，請將lib路徑加上解壓的目錄。或者將DesignCommon.dcu、FormDesigner.dcu、ObjectInsp.dcu、WsPopupList.dcu、ObjectInsp.dfm、WsPopupList.dfm拷貝到你的工程文件的同一個文件夾中。不過把FormDesigner.bpl add到component中是需要的。

標簽： DELPHI 控件

上傳時間： 2013-12-27

上傳用戶：小儒尼尼奧
< J2EE應用開發詳解>>一書全部的源代碼. 本書基于J2EE 1．4平臺

< J2EE應用開發詳解>>一書全部的源代碼. 本書基于J2EE 1．4平臺，從基本開發實例入手，以實用為目標，以實踐為指導，深入淺出地講解了 J2EEl．4平臺的各種技術；同時，本書以當今流行的Eclipse作為開發工具，詳細介紹了使用Eclipse開發 JSP、Servlet、EJB、Web服務的各個細節；JSP 2．0的發布，使得非Java程序員都能編寫JSP，本書將介紹怎么讓非Java程序員使用表達式語言和標準標簽庫編寫JSP；EJB 2．1技術同樣做了許多改動，如增加了定時器功能、EJB-QL增強功能、直接發布成Web服務，本書將詳細介紹這些新技術，并且提供具體實例；JAX-RPC是J2EE1．4平臺Web服務的核心技術，書中用詳細實例深入剖析了它。隨書光盤內容為書中范例源文件。本書適合于專業J2EE應用開發人員和準專業的開發人員，對于要了解J2EE1．4最新技術的系統構架人員，本書也可以作為其參考。

標簽： J2EE gt lt 應用開發

上傳時間： 2015-05-10

上傳用戶：wangdean1101
這是本人參與實驗室項目編寫的實現dvb-mpeg2碼流解復用中和碼流相關的源代碼

這是本人參與實驗室項目編寫的實現dvb-mpeg2碼流解復用中和碼流相關的源代碼，用c實現，dsp是ti的5416，中間用到了，計時、中斷、時鐘鎖存寄存器設置，對于學習dsp編程很有幫助

標簽： dvb-mpeg 碼流實驗室項目

上傳時間： 2015-05-10

上傳用戶：stampede