本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實(shí)現(xiàn)方法。時(shí)間交織器與解交織器的硬件實(shí)現(xiàn)可以有幾種實(shí)現(xiàn)方案，本文對其性能進(jìn)行了分析比較，選擇了一種工程中實(shí)用的設(shè)計(jì)方案進(jìn)行設(shè)計(jì)，并將設(shè)計(jì)結(jié)果以FPGA設(shè)計(jì)驗(yàn)證。時(shí)間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計(jì)中主要因素，文中采用了單口SRAM實(shí)現(xiàn)，減少了對存儲器的使用，利用lC設(shè)計(jì)的優(yōu)化設(shè)計(jì)方法來改善電路的面積。硬件實(shí)現(xiàn)是采用工業(yè)EDA標(biāo)準(zhǔn)Top-to-Down設(shè)計(jì)思想來設(shè)計(jì)時(shí)間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進(jìn)行仿真，Debussy進(jìn)行debug，在Altera公司的FPGA開發(fā)板上進(jìn)行測試，然后用ASIC實(shí)現(xiàn)。測試結(jié)果證明：時(shí)間解交織器的輸出正確，實(shí)現(xiàn)速度較快，占用面積較小。
上傳時(shí)間： 2013-04-24
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數(shù)字電子技術(shù)基礎(chǔ)閻石第四版課后習(xí)題答桉詳解，各章習(xí)題解答，Multism 2001使用方法簡要說明。本手冊的使用對象主要是電氣、電子信息類教師，也可供相關(guān)專業(yè)的讀者參考。
標(biāo)簽： 數(shù)字電子 技術(shù)基礎(chǔ)
上傳時(shí)間： 2013-07-04
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遺傳算法是基于自然選擇的一種魯棒性很強(qiáng)的解決問題方法。遺傳算法已經(jīng)成功地應(yīng)用于許多難優(yōu)化問題，現(xiàn)已成為尋求滿意解的最佳工具之一。然而，較慢的運(yùn)行速度也制約了其在一些實(shí)時(shí)性要求較高場合的應(yīng)用。利用硬件實(shí)現(xiàn)遺傳算法能夠充分發(fā)揮硬件的并行性和流水線的特點(diǎn)，從而在很大程度上提高算法的運(yùn)行速度。 本文對遺傳算法進(jìn)行了理論介紹和分析，結(jié)合硬件自身的特點(diǎn)，選用了適合硬件化的遺傳算子，設(shè)計(jì)了標(biāo)準(zhǔn)遺傳算法硬件框架；為了進(jìn)一步利用硬件自身的并行特性，同時(shí)提高算法的綜合性能，本文還對現(xiàn)有的一些遺傳算法的并行模型進(jìn)行了研究，討論了其各自的優(yōu)缺點(diǎn)及研究現(xiàn)狀，并在此基礎(chǔ)上提出一種適合硬件實(shí)現(xiàn)的粗粒度并行遺傳算法。 我們構(gòu)建的基于FPGA構(gòu)架的標(biāo)準(zhǔn)遺傳算法硬件框架，包括初始化群體、適應(yīng)度計(jì)算、選擇、交叉、變異、群體存儲和控制等功能模塊。文中詳細(xì)分析了各模塊的功能和端口連接，并利用硬件描述語言編寫源代碼實(shí)現(xiàn)各模塊功能。經(jīng)過功能仿真、綜合、布局布線、時(shí)序仿真和下載等一系列步驟，實(shí)現(xiàn)在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數(shù)的優(yōu)化問題，給出了實(shí)驗(yàn)結(jié)果。這些硬件模塊可以被進(jìn)一步綜合映射到ASIC或做成IP核方便其他研究者調(diào)用。 最后，本文對硬件遺傳算法及其在函數(shù)優(yōu)化中的一些尚待解決的問題進(jìn)行了討論，并對本課題未來的研究進(jìn)行了展望。
標(biāo)簽： FPGA 算法 硬件 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-07-22
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本文從工程設(shè)計(jì)和應(yīng)用出發(fā),根據(jù)某機(jī)載設(shè)備直接序列擴(kuò)頻(DS-SS)接收機(jī)聲表面波可編程抽頭延遲線(SAW.P.TDL)中頻相關(guān)解擴(kuò)電路的指標(biāo)要求,提出了基于FPGA器件的中頻數(shù)字相關(guān)解擴(kuò)器的替代設(shè)計(jì)方案,通過理論分析、軟件仿真、數(shù)學(xué)計(jì)算、電路設(shè)計(jì)等方法和手段,研制出了滿足使用環(huán)境要求的工程化的中頻數(shù)字相關(guān)器,經(jīng)過主要性能參數(shù)的測試和環(huán)境溫度驗(yàn)證試驗(yàn),并在整機(jī)上進(jìn)行了試驗(yàn)和試用,結(jié)果表明電路性能指標(biāo)達(dá)到了設(shè)計(jì)要求。對工程應(yīng)用中的部分問題進(jìn)行了初步研究和分析,其中較詳細(xì)地分析了SAW卷積器、SAW.P.TDL以及中頻數(shù)字相關(guān)器在BPSK直擴(kuò)信號相關(guān)解擴(kuò)時(shí)的頻率響應(yīng)特性。 論文的主要工作在于： (1)根據(jù)某機(jī)載設(shè)備擴(kuò)頻接收機(jī)基于SAW.P.TDL的中頻解擴(kuò)電路要求,進(jìn)行理論分析、電路設(shè)計(jì)、軟件編程,研制基于FPGA器件的中頻數(shù)字相關(guān)器,要求可在擴(kuò)頻接收機(jī)中原位替代原SAW相關(guān)解擴(kuò)電路； (2)對中頻數(shù)字相關(guān)器的主要性能參數(shù)進(jìn)行測試,進(jìn)行了必要的高低溫等環(huán)境試驗(yàn),確定電路是否達(dá)到設(shè)計(jì)指標(biāo)和是否滿足高低溫等環(huán)境條件要求； (3)將基于FPGA的中頻數(shù)字相關(guān)器裝入擴(kuò)頻接收機(jī),與原SAW.P.TDL中頻解擴(kuò)電路置換,確定與接收機(jī)的電磁兼容性、與中放電路的匹配和適應(yīng)性,測試整個(gè)擴(kuò)頻接收機(jī)的靈敏度、動(dòng)態(tài)范圍、解碼概率等指標(biāo)是否滿足接收機(jī)模塊技術(shù)規(guī)范要求； (4)將改進(jìn)后的擴(kuò)頻接收機(jī)裝入某機(jī)載設(shè)備,測試與接收機(jī)相關(guān)的性能參數(shù),整機(jī)進(jìn)行高低溫等主要環(huán)境試驗(yàn),確定電路變化后的整機(jī)設(shè)備各項(xiàng)指標(biāo)是否滿足其技術(shù)規(guī)范要求； (5)通過對基于FPGA的中頻數(shù)字相關(guān)器與SAW.P.TDL的主要性能參數(shù)進(jìn)行對比測試和分析,特別是電路對頻率偏移響應(yīng)特性的對比分析,從而得出初步的結(jié)論。
標(biāo)簽： 中頻 數(shù)字 工程實(shí)現(xiàn)
上傳時(shí)間： 2013-06-22
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隨著語音技術(shù)應(yīng)用的發(fā)展，語音信號數(shù)字處理的實(shí)時(shí)性要求越來越突出。這就要求在系統(tǒng)設(shè)計(jì)中，對系統(tǒng)的硬件環(huán)境要求更高。隨著語音處理算法的日益復(fù)雜，用普通處理器對語音信號進(jìn)行實(shí)時(shí)處理，已經(jīng)不能滿足需要。專用語音信號處理芯片能解決實(shí)時(shí)性的要求，同時(shí)對器件的資源要求也是最低的。 論文利用Altera公司的新一代可編程邏輯器件在數(shù)字信號處理領(lǐng)域的優(yōu)勢，對語音信號的常用參數(shù)—LPC(線性預(yù)測編碼，Linear Predictive Coding)參數(shù)提取的FPGA(現(xiàn)場可編程門陣列，F(xiàn)ield Programmable Gate Array)實(shí)現(xiàn)進(jìn)行了深入研究。論文首先對語音的離散數(shù)學(xué)模型和短時(shí)平穩(wěn)特性進(jìn)行了分析，深入討論了語音線性預(yù)測技術(shù)。第二，對解線性預(yù)測方程組的自相關(guān)法和協(xié)方差斜格法進(jìn)行了比較，提出了一種基于協(xié)方差斜格法的LPC參數(shù)提取系統(tǒng)的總體設(shè)計(jì)方案。第三，對Altera公司的Cyclon系列可編程器件的內(nèi)部結(jié)構(gòu)進(jìn)行了研究，分析了在QuartusⅡ開發(fā)平臺上進(jìn)行FPGA設(shè)計(jì)的流程。第四，對系統(tǒng)的各個(gè)功能模塊進(jìn)行了設(shè)計(jì)，所有算法通過Verilog硬件描述語言實(shí)現(xiàn)，并對其工作過程進(jìn)行了詳細(xì)的分析。最后，在Altera FPGA目標(biāo)芯片EP1C6Q240C8上，對LPC參數(shù)提取系統(tǒng)進(jìn)行了仿真驗(yàn)證。 系統(tǒng)具有靈活的輸入輸出接口，能方便地同其它語音處理模塊相連，構(gòu)成一個(gè)完整的語音處理專用芯片，可以應(yīng)用于語音編解碼、語音識別等系統(tǒng)。
上傳時(shí)間： 2013-04-24
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開關(guān)電源PCB制版布線基本要求詳解+如何創(chuàng)建優(yōu)秀的開關(guān)電源PCB版圖設(shè)計(jì)
標(biāo)簽： PCB 開關(guān)電源 布線
上傳時(shí)間： 2013-04-24
上傳用戶：zhliu007
50個(gè)常用電路詳解，50個(gè)常用電路詳解50個(gè)常用電路詳解
標(biāo)簽： 常用電路
上傳時(shí)間： 2013-05-16
上傳用戶：qlpqlq
最為全面的電流檢測電路詳解 電流檢測電路電流互感器CT二次測得的AC電壓,經(jīng)D20~D23組成的橋式整流電路整流、C31 平滑,所獲得的直流電壓送至CPU,該電壓越高,表示電源輸入的電流越大
標(biāo)簽： 電流檢測電路
上傳時(shí)間： 2013-07-29
上傳用戶：變形金剛
隨著GPS(Global Positioning System)技術(shù)的不斷發(fā)展和成熟，其全球性、全天候、低成本等特點(diǎn)使得GPS接收機(jī)的用戶數(shù)量大幅度增加，應(yīng)用領(lǐng)域越來越廣。但由于定位過程中各種誤差源的存在，單機(jī)定位精度受到影響。目前常從兩個(gè)方面考慮減小誤差提高精度：①用高精度相位天線、差分技術(shù)等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實(shí)現(xiàn)精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節(jié)約成本，而且便于系統(tǒng)融合，是應(yīng)用于GPS定位的系統(tǒng)中更有前景的方法。但由于在系統(tǒng)中實(shí)現(xiàn)定位濾波算法需要時(shí)間，傳統(tǒng)CPU往往不能滿足實(shí)時(shí)性的要求，而FPGA以其快速并行計(jì)算越來越受到青睞。 本文在FPGA平臺上，根據(jù)“先時(shí)序后電路”的設(shè)計(jì)思想，由同步?jīng)]計(jì)方法以及自頂向下和自下而上的混合設(shè)計(jì)方法實(shí)現(xiàn)系統(tǒng)的總體設(shè)計(jì)。從GPS-OEM板輸出的定位信息的接收到定位結(jié)果的坐標(biāo)變換，最終到kalman濾波遞推計(jì)算減小定位誤差，實(shí)現(xiàn)實(shí)時(shí)、快速、高精度的GPS定位信息采集處理系統(tǒng)，為GPS定位數(shù)據(jù)的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統(tǒng)的開發(fā)奠定了基礎(chǔ)。具體工作如下： 基于FPGA設(shè)計(jì)了GPS定位數(shù)據(jù)的正確接收和顯示，以及經(jīng)緯度到平面坐標(biāo)的投影變換。根掘GPS輸出信息標(biāo)準(zhǔn)和格式，通過串口接收模塊實(shí)現(xiàn)串口數(shù)掘的接收和經(jīng)緯度信息提取，并通過LCD實(shí)時(shí)顯示。在提取信息的同時(shí)將數(shù)據(jù)格式由ASCⅡ碼轉(zhuǎn)變?yōu)槭M(jìn)制整數(shù)型，實(shí)現(xiàn)利用移位和加法運(yùn)算達(dá)到代替乘法運(yùn)算的效果，從而減少資源的利用率。在坐標(biāo)轉(zhuǎn)換過程中，利用查找表的方法查找轉(zhuǎn)化時(shí)需要的各個(gè)參數(shù)值，并將該參數(shù)先轉(zhuǎn)為雙精度浮點(diǎn)小數(shù)，再進(jìn)行坐標(biāo)轉(zhuǎn)換。根據(jù)高斯轉(zhuǎn)化公式的規(guī)律將公式簡化成只涉及加法和乘法運(yùn)算，以此簡化公式運(yùn)算量，達(dá)到節(jié)省資源的目的。 卡爾曼濾波器的實(shí)現(xiàn)。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統(tǒng)狀態(tài)方程、觀測方程和濾波方程，并基于分散濾波的思想進(jìn)行卡爾曼濾波設(shè)計(jì)，并通過Matlab進(jìn)行仿真。結(jié)果表明，本文設(shè)計(jì)的卡爾曼濾波器收斂性好，定位精度高、估計(jì)誤差小。在仿真基礎(chǔ)上，實(shí)現(xiàn)基于FPGA的卡爾曼濾波計(jì)算。在滿足實(shí)時(shí)性的基礎(chǔ)上，通過IP核、模塊的分時(shí)復(fù)用和樹狀結(jié)構(gòu)節(jié)省資源，實(shí)現(xiàn)數(shù)據(jù)卡爾曼濾波，達(dá)到提高數(shù)據(jù)精度的效果。 設(shè)計(jì)中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實(shí)現(xiàn)，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個(gè)邏輯資源，時(shí)鐘頻率達(dá)到100MHZ以上，滿足實(shí)時(shí)性信號處理要求，在保證精度的前提下達(dá)到資源最優(yōu)。Modelsim仿真驗(yàn)證了該設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
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開關(guān)電源環(huán)路設(shè)計(jì)與實(shí)例詳解開關(guān)電源環(huán)路設(shè)計(jì)與實(shí)例詳解
標(biāo)簽： 開關(guān)電源 環(huán)路設(shè)計(jì)
上傳時(shí)間： 2013-05-18
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