H.264/AVC是由ITU和ISO兩大組織聯合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節約了50％的碼率。但H.264獲得優越性能的代價是計算復雜度的增加，據估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現狀，業內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸的質量。 另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數量的同時，結合小塊模式搜索中途停止準則來確定最優模式。仿真表明：改進算法相對與原來算法能夠節省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數據做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。 最后介紹FPGA的特點及設計流程，并實現了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優點，具有廣闊的市場應用前景。 仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現實時編碼。
上傳時間： 2013-07-18
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隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-05-30
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遺傳算法是基于自然選擇的一種魯棒性很強的解決問題方法。遺傳算法已經成功地應用于許多難優化問題，現已成為尋求滿意解的最佳工具之一。然而，較慢的運行速度也制約了其在一些實時性要求較高場合的應用。利用硬件實現遺傳算法能夠充分發揮硬件的并行性和流水線的特點，從而在很大程度上提高算法的運行速度。 本文對遺傳算法進行了理論介紹和分析，結合硬件自身的特點，選用了適合硬件化的遺傳算子，設計了標準遺傳算法硬件框架；為了進一步利用硬件自身的并行特性，同時提高算法的綜合性能，本文還對現有的一些遺傳算法的并行模型進行了研究，討論了其各自的優缺點及研究現狀，并在此基礎上提出一種適合硬件實現的粗粒度并行遺傳算法。 我們構建的基于FPGA構架的標準遺傳算法硬件框架，包括初始化群體、適應度計算、選擇、交叉、變異、群體存儲和控制等功能模塊。文中詳細分析了各模塊的功能和端口連接，并利用硬件描述語言編寫源代碼實現各模塊功能。經過功能仿真、綜合、布局布線、時序仿真和下載等一系列步驟，實現在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數的優化問題，給出了實驗結果。這些硬件模塊可以被進一步綜合映射到ASIC或做成IP核方便其他研究者調用。 最后，本文對硬件遺傳算法及其在函數優化中的一些尚待解決的問題進行了討論，并對本課題未來的研究進行了展望。
上傳時間： 2013-07-22
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遺傳算法是一種基于自然選擇原理的優化算法，在很多領域有著廣泛的應用。但是，遺傳算法使用計算機軟件實現時，會隨著問題復雜度和求解精度要求的提高，產生很大的計算延時，這種計算的延時限制了遺傳算法在很多實時性要求較高場合的應用。為了提升運行速度，可以使用FPGA作為硬件平臺，設計數字系統完成遺傳算法。和軟件實現相比，硬件實現盡管在實時性和并行性方面具有很大優勢，但同時會導致系統的靈活性不足、通用性不強。本文針對上述矛盾，使用基于功能的模塊化思想，將基于FPGA的遺傳算法硬件平臺劃分成兩類模塊：系統功能模塊和算子功能模塊。針對不同問題，可以在保持系統功能模塊不變的前提下，選擇不同的遺傳算子功能模塊完成所需要的優化運算。本文基于Xilinx公司的Virtex5系列FPGA平臺，使用VerilogHDL語言實現了偽隨機數發生模塊、隨機數接口模塊、存儲器接口/控制模塊和系統控制模塊等系統功能模塊，以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉變異算子模塊等遺傳算法功能模塊，構建了系統功能構架和遺傳算子庫。該設計方法不僅使遺傳算法平臺在解決問題時具有更高的靈活性和通用性，而且維持了系統架構的穩定。本文設計了多峰值、不連續、不可導函數的極值問題和16座城市的旅行商問題 (TSP)對遺傳算法硬件平臺進行了測試。根據測試結果，該硬件平臺表現良好，所求取的最優解誤差均在1％以內。相對于軟件實現，該系統在求解一些復雜問題時，速度可以提高2個數量級。最后，本文使用FPGA實現了粗粒度并行遺傳算法模型，并用于 TSP問題的求解。將硬件平臺的運行速度在上述基礎上提高了近1倍，取得了顯著的效果。關鍵詞：遺傳算法，硬件實現，并行設計，FPGA，TSP
上傳時間： 2013-06-15
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SPCE061A單片機硬件結構 從第一章中SPCE061A的結構圖可以看出SPCE061A的結構比較簡單，在芯片內部集成了ICE仿真電路接口、FLASH程序存儲器、SRAM數據存儲器、通用IO端口、定時器計數器、中斷控制、CPU時鐘、模-數轉換器AD、DAC輸出、通用異步串行輸入輸出接口、串行輸入輸出接口、低電壓監測低電壓復位等若干部分。各個部分之間存在著直接或間接的聯系，在本章中我們將詳細的介紹每個部分結構及應用。2.1 μ’nSP™的內核結構μ’nSP™的內核如0所示其結構。它由總線、算術邏輯運算單元、寄存器組、中斷系統及堆棧等部分組成，右邊文字為各部分簡要說明。算術邏輯運算單元ALUμ’nSP™的ALU在運算能力上很有特色，它不僅能做16位基本的算術邏輯運算，也能做帶移位操作的16位算術邏輯運算，同時還能做用于數字信號處理的16位×16位的乘法運算和內積運算。1． 16位算術邏輯運算不失一般性，μ’nSP™與大多數CPU類似，提供了基本的算術運算與邏輯操作指令，加、減、比較、取補、異或、或、與、測試、寫入、讀出等16位算術邏輯運算及數據傳送操作。2． 帶移位操作的16位算邏運算對圖2.1稍加留意，就會發現μ’nSP™的ALU前面串接有一個移位器SHIFTER，也就是說，操作數在經過ALU的算邏操作前可先進行移位處理，然后再經ALU完成算邏運算操作。移位包括：算術右移、邏輯左移、邏輯右移、循環左移以及循環右移。所以，μ’nSP™的指令系統里專有一組復合式的‘移位算邏操作’指令；此一條指令完成移位和算術邏輯操作兩項功能。程序設計者可利用這些復合式的指令，撰寫更精簡的程序代碼，進而增加程序代碼密集度 (Code Density)。在微控制器應用中，如何增加程序代碼密集度是非常重要的議題；提高程序代碼密集度意味著：減少程序代碼的大小，進而減少ROM或FLASH的需求，以此降低系統成本與增加執行效能。
上傳時間： 2013-10-10
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一．高精度延時, 是 CPU 測速的基礎 Windows 內部有一個精度非常高的定時器, 精度在微秒級, 但不同的系統這個定時器的頻率不同, 這個頻率與硬件和操作系統都可能有關。 利用 API 函數 QueryPerformanceFrequency 可以得到這個定時器的頻率。 利用 API 函數 QueryPerformanceCounter 可以得到定時器的當前值。 根據要延時的時間和定時器的頻率, 可以算出要延時的時間定時器經過的周期數。 在循環里用 QueryPerformanceCounter 不停的讀出定時器值, 一直到經過了指定周期數再結束循環, 就達到了高精度延時的目的。 高精度延時的程序, 參數: 微秒 二．測速程序 利用 rdtsc 匯編指令可以得到 CPU 內部定時器的值, 每經過一個 CPU 周期, 這個定時器就加一。 如果在一段時間內數得 CPU 的周期數, CPU工作頻率 = 周期數 / 時間 為了不讓其他進程和線程打擾, 必需要設置最高的優先級 以下函數設置當前進程和線程到最高的優先級。 SetPriorityClass(GetCurrentProcess(), REALTIME_PRIORITY_CLASS) SetThreadPriority(GetCurrentThread(), THREAD_PRIORITY_TIME_CRITICAL) CPU 測速程序的源代碼, 這個程序通過 CPU 在 1/16 秒的時間內經過的周期數計算出工作頻率, 單位 MHz:
上傳時間： 2015-04-29
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顯示ARP緩存信息.A R P高效運行的關鍵是由于每個主機上都有一個A R P高速緩存。這個高速緩存存放了最 近I n t e r n e t地址到硬件地址之間的映射記錄。高速緩存中每一項的生存時間一般為2 0分鐘，起 始時間從被創建時開始算起。
上傳時間： 2013-12-27
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這是一個VHDL寫的數學運算的硬件設計庫，還算比較完整
上傳時間： 2015-05-04
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本書以最新的資訊家電、智慧型手機、PDA產品為出發點，廣泛並深入分析相關的嵌入式系統技術。 適合閱讀： 產品主管、系統設計分析人員、欲進入此領域的工程師、大專院校教學. 本書效益： 為開發嵌入式系統產品必備入門聖經 進入嵌入式系統領域的寶典 第三代行動通訊終端設備與內容服務的必備知識.
上傳時間： 2015-09-03
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將提升小波用于目標跟蹤。 小波提升的核心就是更新算法和預測算法,通過預測算法可以得到高頻信息,而通過更新算子可以得到正確的低頻信息.提升樣式可以實現原位計算和整數提升,并且變換的中間結果是交織排列的.其中原位計算和整數提升在硬件實現中很有價值.
上傳時間： 2013-12-11
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