將Verilog設計轉成VHDL設計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設計轉換成Verilog設計的程式
上傳用戶：wkchong
JPEG的硬體設計採用的是VHDL設計,有源碼
標簽： JPEG VHDL 有源
上傳用戶：agent
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)
標簽： WiMax FPGA OFDM VHDL
上傳時間： 2016-01-22
上傳用戶：zhuyibin
一個簡單的游戲設計...好好玩的
標簽：
上傳時間： 2013-12-31
上傳用戶：edisonfather
用ruby on rails 實現敏捷開發服務 ruby on rails 聖經本 淺顯易懂
標簽： rails ruby on
上傳時間： 2014-01-22
上傳用戶：youmo81
struts+spring+ibatis實現的簡單CRUE，源碼中lib去掉了，自己加上就可以了
標簽： struts spring ibatis CRUE
上傳時間： 2014-01-25
上傳用戶：xwd2010
倒數計時器 提供時間到關機的功能 可自由設定是否關機或者提供警示
上傳時間： 2016-02-02
上傳用戶：lepoke
一階Markov 實做 將文件讀進來並計算出 entroy
標簽： Markov entroy
上傳時間： 2013-11-29
上傳用戶：yuzsu
SmaRTclock Silicon labs Real Time Clock 實現
標簽： SmaRTclock Silicon Clock Real
上傳時間： 2013-12-20
上傳用戶：silenthink
蟲蟲下載站版權所有 京ICP備2021023401號-1
