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設(shè)計(jì)開發(fā)(fā)

TC&MSC高階函式庫(kù)設(shè)計(jì)技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫(kù).

TC&MSC高階函式庫(kù)設(shè)計(jì)技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫(kù).

標(biāo)簽： MSC DOS 程式 TC

上傳時(shí)間： 2014-01-21

上傳用戶：lijinchuan
這是Visual c# 2003開發(fā)的WINCE Xscale和PC的聊天室程序

這是Visual c# 2003開發(fā)的WINCE Xscale和PC的聊天室程序，是以PC為Server端，WINCE是Client端，連上Server後兩端即可以開始聊天，並可以對(duì)聊天畫面做功能處理，像式清除對(duì)話，儲(chǔ)存對(duì)話等等，對(duì)於嵌入式開發(fā)跟PC開發(fā)有一定學(xué)習(xí)效果。

標(biāo)簽： Visual Xscale WINCE 2003

上傳時(shí)間： 2013-12-14

上傳用戶：songrui
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計(jì) 這段程式碼主要是把資料儲(chǔ)存到config.txt這個(gè)檔案中

需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計(jì) 這段程式碼主要是把資料儲(chǔ)存到config.txt這個(gè)檔案中，我們將資料以 \n[_config_]\n 來(lái)作區(qū)隔，以便將來(lái)將資料讀出來(lái)時(shí)可以知道所存放的資料到底是屬於哪一各部分的資料。

標(biāo)簽： Python Constructor config 2.3

上傳時(shí)間： 2014-01-17

上傳用戶：zhenyushaw
將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼

標(biāo)簽： JPEG VHDL 有源

上傳時(shí)間： 2016-01-18

上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)

標(biāo)簽： WiMax FPGA OFDM VHDL

上傳時(shí)間： 2016-01-22

上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的

標(biāo)簽：

上傳時(shí)間： 2013-12-31

上傳用戶：edisonfather
用ruby on rails 實(shí)現(xiàn)敏捷開發(fā)服務(wù) ruby on rails 聖經(jīng)本淺顯易懂

用ruby on rails 實(shí)現(xiàn)敏捷開發(fā)服務(wù) ruby on rails 聖經(jīng)本淺顯易懂

標(biāo)簽： rails ruby on

上傳時(shí)間： 2014-01-22

上傳用戶：youmo81
Eclipse – 整合開發(fā)工具(基礎(chǔ)篇

Eclipse – 整合開發(fā)工具(基礎(chǔ)篇，可以了解很多的新用法。好工具呀

標(biāo)簽： Eclipse

上傳時(shí)間： 2013-12-05

上傳用戶：cooran

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