本文主要的研究為對轉(zhuǎn)永磁無刷直流電動機控制問題，對轉(zhuǎn)永磁無刷直流電動機在艦船、水下航行器等對轉(zhuǎn)推進系統(tǒng)中有著廣泛的應用前景。它具有無刷直流電動機的一切優(yōu)點：功率密度大、調(diào)速性能好、運行效率高、結(jié)構(gòu)簡單、運行可靠、維護方便等等。其與普通的永磁無刷直流電動機的差別僅僅在于原來靜止的電樞部分和旋轉(zhuǎn)的永磁體部分都可以相對于靜止部分旋轉(zhuǎn)，即有兩個轉(zhuǎn)子，根據(jù)作用力與反作用力的原理，兩個轉(zhuǎn)子受到的電磁轉(zhuǎn)矩在任意時刻都是大小相等、方向相反的。因此兩個轉(zhuǎn)子必將沿著相反的方向旋轉(zhuǎn)。 論文主要工作和創(chuàng)新點如下： 1)介紹了對轉(zhuǎn)永磁無刷直流電機與普通永磁無刷直流電機的區(qū)別、優(yōu)點及應用，詳細分析了其工作原理，并建立對轉(zhuǎn)永磁無刷直流電機本體的數(shù)學模型，接著利用MATLAB/Simulink建立對轉(zhuǎn)永磁無刷直流電機的仿真模型。 2)研究了無位置傳感器對轉(zhuǎn)永磁無刷直流電機的控制方法。采用基于DSP的三次諧波過零點檢測方法來檢測電機轉(zhuǎn)子的位置與轉(zhuǎn)速，采用數(shù)字鎖相環(huán)對三次諧波過零點進行90°延遲： 3)控制系統(tǒng)采用雙閉環(huán)控制，即速度環(huán)與電流環(huán)來組成調(diào)速控制系統(tǒng)，其中速度環(huán)采用了基于改進的BP神經(jīng)網(wǎng)絡PID自適應控制，電流環(huán)采用滯環(huán)控制，并對整個系統(tǒng)進行仿真。 4)在仿真研究的基礎上，本文進行了以TMS320I~F2407A的DSP芯片為控制核心的無位置傳感器對轉(zhuǎn)永磁無刷直流電機數(shù)字控制系統(tǒng)的軟硬件設計。
標簽： DSP 無刷直流電動機 控制
上傳時間： 2013-04-24
上傳用戶：lw852826
圖書－電子技術(shù)學習方法和分析思路輕松入門，很不錯的一本書，對電路分析很有用的。
標簽： 圖書 分 電子技術(shù)
上傳時間： 2013-05-16
上傳用戶：lixinxiang
十多年來，隨著信息技術(shù)、電子技術(shù)和通訊技術(shù)的發(fā)展，嵌入式系統(tǒng)已經(jīng)獲得了空前的應用和發(fā)展。隨著嵌入式應用系統(tǒng)功能復雜度的提高、對軟件產(chǎn)品的非功能約束的特別關(guān)注以及由于市場的激烈競爭導致嵌入式軟件推出周期的縮短，都使得嵌入式軟件開發(fā)人員面臨著嚴峻的危機和挑戰(zhàn)。傳統(tǒng)的結(jié)構(gòu)化開發(fā)方法已經(jīng)顯得力不從心，于是嵌入式軟件開發(fā)人員在軟件開發(fā)中引入了目前較為流行的“面向?qū)ο蠓椒?OO)”，．但是目前對該方法的應用還只是停留在傳統(tǒng)的以編程為中心的嵌入式軟件開發(fā)方法上，不能很好地保證軟件復用和代碼的重用，因此難以滿足市場對嵌入式軟件開發(fā)效率和開發(fā)質(zhì)量的要求。 本課題的研究內(nèi)容是應用面向?qū)ο蠓椒ǖ目蚣芗夹g(shù)，對嵌入式系統(tǒng)領域的專有結(jié)構(gòu)組件進行封裝，創(chuàng)新性地提出了面向嵌入式系統(tǒng)領域的通用實時框架ARTIC(Abstract real-time contrO1)。ARTIC框架除了具有框架的共有優(yōu)點一最大限度實現(xiàn)軟件重用外，最突出的是具備以下兩個特點： 1、功能和非功能的分離 在應用面向?qū)ο蟮募夹g(shù)時，傳統(tǒng)的嵌入式軟件開發(fā)方法關(guān)注的重點是軟件結(jié)構(gòu)和功能分解，、忽略了嵌入式環(huán)境下特殊的非功能性要求。為了在實現(xiàn)系統(tǒng)功能需求的同時，保證軟件系統(tǒng)的非功能性需求的實現(xiàn)，ARTIC框架引入了面向方面的思想，、把系統(tǒng)的非功能性需求從功能模塊中分離出來，為它們單獨設計組件。開發(fā)人員在應用該框架進行嵌入式軟件設計時，只需要關(guān)注功能需求的實現(xiàn)，對于實時性、調(diào)度等非功能需求的實現(xiàn)可以通過調(diào)用ARTIC提供的時間管理模型和任務調(diào)度模型直接實現(xiàn)。 2、基于狀態(tài)機的主動對象設計模式 根據(jù)嵌入式系統(tǒng)通常由多個控制線程組成的特點，應用基于狀態(tài)機的主動對象設計模式，把嵌入式軟件系統(tǒng)構(gòu)建成多個主動對象的緝合。相對于傳統(tǒng)的面向?qū)ο蠓椒ǎ疚奶岢龅闹鲃訉ο蟮淖畲筇攸c在于：它提供對事件隊列、控制線程和表示主動對象動態(tài)行為狀態(tài)機等的封裝，并且該模式可以直接支持嵌入式系統(tǒng)的并行性。 ARTIC框架的應用能夠幫助嵌入式軟件的開發(fā)人員快速地開發(fā)出高質(zhì)量的嵌入式軟件，除此之外，因為它包含了一個微小的實時操作系統(tǒng)(RTOS) 報包裝，在某些場合可以作為一個簡易的RTOS使用。為了驗證ARTIC的性能，本文將該框架應用于硬幣搬送實時控制系統(tǒng)的開發(fā)設計，從該系統(tǒng)的應用中充分體現(xiàn)了ARTIC框架的優(yōu)點。
標簽： 嵌入式系統(tǒng) 軟件開發(fā)
上傳時間： 2013-06-21
上傳用戶：cxl274287265
高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻的基礎上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent 33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。 在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。 FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。 關(guān)鍵詞：ADC測試；并行；參數(shù)評估；FPGA；FFT
標簽： FPGA ADC 并行測試
上傳時間： 2013-07-11
上傳用戶：tdyoung
Linux內(nèi)核在S3C2440上移植的方法
標簽： S3C2440 Linux 內(nèi)核
上傳時間： 2013-07-12
上傳用戶：WANGLIANPO
在圖像處理、數(shù)據(jù)傳輸、雷達接收等現(xiàn)代信號處理領域，對信號處理的穩(wěn)定性、實時性和靈活性都有很高的要求。FIR數(shù)字濾波器因其線性相位特性滿足了現(xiàn)代信號處理領域?qū)V波器的高性能要求，成為應用最廣泛的數(shù)字濾波器之一。高密度的FPGA兼顧實時性和靈活性，為FIR數(shù)字濾波器的實現(xiàn)提供了強大的硬件支持。 現(xiàn)今FIR數(shù)字濾波器的FPGA實現(xiàn)方法中最常用的是基于DA的實現(xiàn)方法和基于CSD編碼的實現(xiàn)方法，本文對這兩種實現(xiàn)方法進行了深入的探討，并進行了一定的改進。本論文所做的主要工作和創(chuàng)新如下： 1、對FIR數(shù)字濾波器的硬件實現(xiàn)方法進行了理論研究，其中著重對并行FIR數(shù)字濾波器的實現(xiàn)方法進行了深入探討并提出了一個改進的實現(xiàn)方法：基于CSD-DA的改進實現(xiàn)方法。這個實現(xiàn)方法在一定情況下比單純的基于CSD編碼的實現(xiàn)方法和基于DA的實現(xiàn)方法都要節(jié)約芯片面積。 2、經(jīng)過電路建模和數(shù)學推導提出了“CSD-DA擇優(yōu)比較法”。該比較法可以從基于CSD編碼的實現(xiàn)方法、基于DA的實現(xiàn)方法以及基于CSD-DA的改進實現(xiàn)方法中較精確的選擇出最佳實現(xiàn)方法。 3、用Cyclone EPEC6Q240C8芯片和音頻編解碼芯片TLV320AIC23B實現(xiàn)了一個可以濾除音頻信號中高頻噪聲的音頻FIR數(shù)字低通濾波器。
標簽： FPGA FIR 數(shù)字濾波器
上傳時間： 2013-06-07
上傳用戶：zhangyi99104144
本研究針對目標識別等系統(tǒng)中由于載機轉(zhuǎn)動而使目標圖像發(fā)生旋轉(zhuǎn)，給測量及人眼觀察帶來的影響，因此需要對目標圖像進行實時的反旋轉(zhuǎn)處理，對目前出現(xiàn)的消像旋技術(shù)進行分析和比較，選擇從電子學消旋方法出發(fā)，研究圖像消像旋的方法，并給出了基于FPGA的實時消像旋系統(tǒng)的完整結(jié)構(gòu)和相應的算法設計。 本文在對電子圖像消旋原理的深入分析的基礎上，設計并利用Visual C++6.0軟件仿真實現(xiàn)了一種優(yōu)化的快速旋轉(zhuǎn)算法，再利用后插值處理保證了圖像的質(zhì)量；構(gòu)建了以ACEX EP1K100為核心的數(shù)字圖像實時消像旋系統(tǒng)，利用VHDL硬件描述語言實現(xiàn)了整個消像旋算法的FPGA設計。該系統(tǒng)利用高速相機和Camera Link接口傳輸圖像，提高了系統(tǒng)的運行速度。利用QuartusII和Matlab軟件對整個算法設計進行混合仿真實驗。實驗結(jié)果表明，該系統(tǒng)能夠成功地對采集到的灰度圖像進行消像旋處理，旋轉(zhuǎn)后的圖像清晰穩(wěn)定，像素誤差小于一個像素，而且對于視頻信號只有一幀的延時不到20ms，達到系統(tǒng)參數(shù)要求。
標簽： FPGA 數(shù)字圖像 方法研究
上傳時間： 2013-07-04
上傳用戶：MATAIYES
介紹了10種經(jīng)典的軟件濾波方法的優(yōu)缺點和應用方法
標簽： 軟件 濾波方法
上傳用戶：saharawalker
抑制電子電路噪聲的方法，希望對大家有用，看看吧
標簽： 電子 電路噪聲
上傳時間： 2013-06-17
上傳用戶：gdgzhym
在工業(yè)控制領域，多種現(xiàn)場總線標準共存的局面從客觀上促進了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應用于工業(yè)控制系統(tǒng)的現(xiàn)場設備層的最大障礙是以太網(wǎng)的非實時性，而實現(xiàn)現(xiàn)場設備間的高精度時鐘同步是保證以太網(wǎng)高實時性的前提和基礎。 IEEE 1588定義了一個能夠在測量和控制系統(tǒng)中實現(xiàn)高精度時鐘同步的協(xié)議——精確時間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡通訊、局部計算和分布式對象等多項技術(shù)，適用于所有通過支持多播的局域網(wǎng)進行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時鐘同步起來，占用最少的網(wǎng)絡和局部計算資源，在最好情況下能達到系統(tǒng)級的亞微級的同步精度。 基于PC機軟件的時鐘同步方法，如NTP協(xié)議，由于其實現(xiàn)機理的限制，其同步精度最好只能達到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統(tǒng)的驅(qū)動層，其同步精度能夠達到微秒級。現(xiàn)場設備間微秒級的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對設備時鐘同步的要求，但是對于運動控制等需求高精度定時的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統(tǒng)中斷響應延遲時間不一致、晶振頻率漂移等因素，很難達到亞微秒級的同步精度。 本文設計并實現(xiàn)了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡，以嵌入式軟件形式實現(xiàn)TCP/IP通訊，以數(shù)字電路形式實現(xiàn)時鐘同步模塊。這種方法充分利用了FPGA的特點，通過準確捕獲報文時間戳和動態(tài)補償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實現(xiàn)了更高精度的時鐘同步，并通過實驗驗證了在以集線器互連的10Mbps以太網(wǎng)上能夠達到亞微秒級的同步精度。
標簽： FPGA 時鐘同步 方法研究
上傳時間： 2013-08-04
上傳用戶：hn891122
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<sub id="kuozt"><tr id="kuozt"></tr></sub>
