Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。
標簽: Verilog HDL 語言 編寫
上傳時間: 2015-07-18
上傳用戶:yulg
youTubeplayer2的flash播放器,放于視頻網(wǎng)站
標簽: youTubeplayer2 flash 播放器 視頻
上傳時間: 2014-01-23
上傳用戶:eclipse
一個圖片閱覽的例子,實現(xiàn)圖片縮放等功能
標簽:
上傳時間: 2015-07-19
上傳用戶:zhangliming420
K條路 算法 計算最短路徑 CVC8
標簽: CVC8 算法 最短路徑 計算
上傳用戶:ma1301115706
/*y=100*(x1*x1-x2)*(x1*x2-x2)+(1-x1)*(1-x1)其中-2.048<=x1,x2<=2.048作適應度函數(shù)求最大適應度即為函數(shù)的最大值 */
標簽: 2.048 lt 100 函數(shù)
上傳時間: 2014-01-01
上傳用戶:chenbhdt
一個用VerilogHDL語言編寫的多路解復用器
標簽: VerilogHDL 語言 編寫 多路
上傳時間: 2013-12-16
上傳用戶:yph853211
一個8路鍵盤源程序,很簡單的,沒有用編碼,比較經(jīng)典好用!
標簽: 8路 鍵盤 源程序
上傳時間: 2014-12-03
上傳用戶:onewq
realize overlapped-add method %[y]=overlpadd(x,h,Nfft) %y:output sequence %x:input sequence %h:filter impulse response sequence %Nfft:points of each DFT operation %重疊相加法實現(xiàn)分段卷積
標簽: sequence overlapped-add overlpadd realize
上傳時間: 2015-07-22
上傳用戶:as275944189
%realize overlapped-save method %y:output sequence %x:input seqence %h:filter impulse response sequence %N:length of each segment %重疊保留法實現(xiàn)分段卷積
標簽: overlapped-save sequence response realize
這是我最近買的一套CPLD開發(fā)板VHDL源程序并附上開發(fā)板的原理圖,希望對你是一個很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機,四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時鐘.
標簽: CPLD VHDL BCD 開發(fā)板
上傳時間: 2015-07-23
上傳用戶:李夢晗
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