是一個(gè)用verilog寫(xiě)成的加法器電路,可把七個(gè)元件加起來(lái)
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶(hù)：zhangzhenyu
MATLAB軟體應(yīng)用於數(shù)字語(yǔ)音辨識(shí) 很容易看的懂 希望大家多交流
標(biāo)簽： MATLAB 家 交流
上傳時(shí)間： 2016-05-06
上傳用戶(hù)：liglechongchong
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶(hù)：ippler8
將正規(guī)式變成NFA的算法,如(a|b)*(aa|bb)(a|b)*
標(biāo)簽： NFA aa bb 正
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：hzy5825468
DSK6713 Speech.rar語(yǔ)音訊號(hào)處理應(yīng)用範(fàn)例程序
標(biāo)簽： Speech 6713 DSK
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：冇尾飛鉈
At Commands 完整之語(yǔ)音及傳真的通訊協(xié)定技術(shù)文件說(shuō)明
標(biāo)簽： Commands At
上傳時(shí)間： 2016-07-11
上傳用戶(hù)：ma1301115706
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：372825274
語(yǔ)音聊天軟體, MYSQL+PHP+FLASH
標(biāo)簽： MYSQL FLASH PHP
上傳時(shí)間： 2013-12-09
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內(nèi)含fulladder結(jié)構(gòu)檔,電路檔,測(cè)試檔(testbench)以及執(zhí)行檔(.do)
標(biāo)簽： fulladder testbench do
上傳時(shí)間： 2016-11-25
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S3C44B0-ARM應(yīng)用板(電路+PCB+程序).rar
標(biāo)簽： ARM PCB 44
上傳時(shí)間： 2013-12-27
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