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課設(shè)內(nèi)容

用FPGA設(shè)計(jì)數(shù)字系統(tǒng)

用FPGA設(shè)計(jì)數(shù)字系統(tǒng)，2007年上海FPGA研修班王巍老師講義

標(biāo)簽： FPGA 數(shù)字系統(tǒng)

上傳時(shí)間： 2013-08-16

上傳用戶：duoshen1989
FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能

FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺(tái)灣人寫的，關(guān)于FPGA應(yīng)用的技術(shù)文章

標(biāo)簽： FPGA 嵌入式系統(tǒng) 性能

上傳時(shí)間： 2013-08-20

上傳用戶：liuwei6419
數(shù)字容性隔離器的磁場(chǎng)抗擾度

數(shù)字容性隔離器的應(yīng)用環(huán)境通常包括一些大型電動(dòng)馬達(dá)、發(fā)電機(jī)以及其他產(chǎn)生強(qiáng)電磁場(chǎng)的設(shè)備。暴露在這些磁場(chǎng)中，可引起潛在的數(shù)據(jù)損壞問題，因?yàn)殡妱?shì)（EMF，即這些磁場(chǎng)形成的電壓）會(huì)干擾數(shù)據(jù)信號(hào)傳輸。由于存在這種潛在威脅，因此許多數(shù)字隔離器用戶都要求隔離器具備高磁場(chǎng)抗擾度 (MFI)。許多數(shù)字隔離器技術(shù)都聲稱具有高 MFI，但容性隔離器卻因其設(shè)計(jì)和內(nèi)部結(jié)構(gòu)擁有幾乎無窮大的MFI。本文將對(duì)其設(shè)計(jì)進(jìn)行詳細(xì)的介紹。

標(biāo)簽： 數(shù)字隔離器磁場(chǎng)抗擾度

上傳時(shí)間： 2013-10-26

上傳用戶：litianchu
擴(kuò)展電容數(shù)字轉(zhuǎn)換器AD7745_AD7746的容性輸入范圍

本電路提供一種擴(kuò)展AD7745/AD7746容性輸入范圍的方法。同時(shí)，還說明如何充分利用片內(nèi)CapDAC，使范圍擴(kuò)展系數(shù)最小，從而優(yōu)化電路，實(shí)現(xiàn)最佳性能。AD7745具有一個(gè)電容輸入通道，AD7746則有兩個(gè)通道。每個(gè)通道均可配置為單端輸入或差分輸入方式。

標(biāo)簽： AD 7745 7746 擴(kuò)展

上傳時(shí)間： 2013-11-21

上傳用戶：天誠(chéng)24
計(jì)算二階有源濾波、一階有源濾波、阻容充放電

計(jì)算二階有源濾波、一階有源濾波、阻容充放電。

標(biāo)簽： 有源濾波計(jì)算二階充放電

上傳時(shí)間： 2013-11-17

上傳用戶：hgmmyl
阻容元件對(duì)音頻放大器的影響分析

為了提高音響設(shè)備的重放效果，通過對(duì)阻容元件的分析、研究，采用同一套音響設(shè)備、不同的阻容元件進(jìn)行比較測(cè)試，發(fā)現(xiàn)阻容元件對(duì)音響設(shè)備的影響不容小視，合理選擇阻容元件可提高音響設(shè)備的性能指標(biāo)和重放效果。

標(biāo)簽： 阻容元件分音頻放大器

上傳時(shí)間： 2013-10-21

上傳用戶：bvdragon
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-10-22

上傳用戶：pei5
阻容降壓電路設(shè)計(jì)要點(diǎn)

電容降壓的工作原理并不復(fù)雜。他的工作原理是利用電容在一定的交流信號(hào)頻率下產(chǎn)生的容抗來限制最大工作電流。例如,在50Hz的工頻條件下,一個(gè)1uF的電容所產(chǎn)生的容抗約為3180歐姆。當(dāng)220V的交流電壓加在電容器的兩端,則流過電容的最大電流約為70mA。

標(biāo)簽： 阻容降壓電路設(shè)計(jì)

上傳時(shí)間： 2014-01-01

上傳用戶：zhangzhenyu
降壓-升壓型控制器簡(jiǎn)化手持式產(chǎn)品的DCDC轉(zhuǎn)換器設(shè)計(jì)

對(duì)於輸出電壓處於輸入電壓範(fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計(jì)，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意

標(biāo)簽： DCDC 降壓升壓型控制器

上傳時(shí)間： 2013-11-19

上傳用戶：urgdil
阻容降壓回路的問題

阻容降壓回路的問提

標(biāo)簽： 阻容降壓回路

上傳時(shí)間： 2013-11-13

上傳用戶：wangjin2945