Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。 · 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
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在 Windows 的資源管理器窗口中，我們見(jiàn)過(guò) WinZIP,WinRAR 等軟件能在文件或文件夾的默認(rèn)快捷菜單中添加幾個(gè)菜單項(xiàng)，它可以使用戶無(wú)須進(jìn)入軟件內(nèi)部而直接在視窗中進(jìn)行壓縮/解壓操作，十分方便用戶操作，這無(wú)疑是一個(gè)較好的應(yīng)用模型，它就是我們所說(shuō)的Shell擴(kuò)展技術(shù)。此源代碼將以一個(gè)普通的源代碼統(tǒng)計(jì)程序?yàn)槔齺?lái)說(shuō)明怎樣實(shí)現(xiàn)Shell擴(kuò)展技術(shù)。
上傳時(shí)間： 2014-11-23
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一個(gè)交織器的源代碼 留言：站長(zhǎng)，我上載的代碼如果有解壓后不識(shí)別的文件類型，請(qǐng)保存為rar即可打開(kāi)！
上傳時(shí)間： 2015-02-11
上傳用戶：xz85592677
51定時(shí)器完整源程序。有詳細(xì)介紹，解壓即用。非常方便，實(shí)用
標(biāo)簽： 51定時(shí)器 源程序 詳細(xì)介紹
上傳時(shí)間： 2014-01-18
上傳用戶：aig85
acseespasssee破解器，解壓后即可使用，無(wú)密碼。很簡(jiǎn)單，看后即明白。
標(biāo)簽： acseespasssee 破解
上傳時(shí)間： 2013-12-18
上傳用戶：gengxiaochao
本程序仿真做出了一個(gè)RS編碼器。運(yùn)行本軟件，可得到一個(gè)可視化界面，按界面提示隨意輸入信息序列，即可對(duì)其進(jìn)行RS編碼。一般的RAR解壓即可
上傳時(shí)間： 2014-01-04
上傳用戶：qiao8960
功能和DELPHI的窗體設(shè)計(jì)器相同的控件，可讓你的程序在運(yùn)行時(shí)設(shè)計(jì)窗體。 解壓后有個(gè)FormDesigner.bpl，將它add到component中，編譯的時(shí)候，請(qǐng)將lib路徑加上解壓的目錄。 或者將DesignCommon.dcu、FormDesigner.dcu、ObjectInsp.dcu、WsPopupList.dcu、ObjectInsp.dfm、WsPopupList.dfm拷貝到你的工程文件的同一個(gè)文件夾中。不過(guò)把FormDesigner.bpl add到component中是需要的。
上傳時(shí)間： 2013-12-27
上傳用戶：小儒尼尼奧
< J2EE應(yīng)用開(kāi)發(fā)詳解>>一書(shū)全部的源代碼. 本書(shū)基于J2EE 1．4平臺(tái)，從基本開(kāi)發(fā)實(shí)例入手，以實(shí)用為目標(biāo)，以實(shí)踐為指導(dǎo)，深入淺出地講解了 J2EEl．4平臺(tái)的各種技術(shù)；同時(shí)，本書(shū)以當(dāng)今流行的Eclipse作為開(kāi)發(fā)工具，詳細(xì)介紹了使用Eclipse開(kāi)發(fā) JSP、Servlet、EJB、Web服務(wù)的各個(gè)細(xì)節(jié)；JSP 2．0的發(fā)布，使得非Java程序員都能編寫JSP，本書(shū)將介 紹怎么讓非Java程序員使用表達(dá)式語(yǔ)言和標(biāo)準(zhǔn)標(biāo)簽庫(kù)編寫JSP；EJB 2．1技術(shù)同樣做了許多改動(dòng)，如增加 了定時(shí)器功能、EJB-QL增強(qiáng)功能、直接發(fā)布成Web服務(wù)，本書(shū)將詳細(xì)介紹這些新技術(shù)，并且提供具體實(shí) 例；JAX-RPC是J2EE1．4平臺(tái)Web服務(wù)的核心技術(shù)，書(shū)中用詳細(xì)實(shí)例深入剖析了它。隨書(shū)光盤內(nèi)容為書(shū) 中范例源文件。 本書(shū)適合于專業(yè)J2EE應(yīng)用開(kāi)發(fā)人員和準(zhǔn)專業(yè)的開(kāi)發(fā)人員，對(duì)于要了解J2EE1．4最新技術(shù)的系統(tǒng)構(gòu)架人員，本書(shū)也可以作為其參考。
標(biāo)簽： J2EE gt lt 應(yīng)用開(kāi)發(fā)
上傳時(shí)間： 2015-05-10
上傳用戶：wangdean1101
這是本人參與實(shí)驗(yàn)室項(xiàng)目編寫的實(shí)現(xiàn)dvb-mpeg2碼流解復(fù)用中和碼流相關(guān)的源代碼，用c實(shí)現(xiàn)，dsp是ti的5416，中間用到了，計(jì)時(shí)、中斷、時(shí)鐘鎖存寄存器設(shè)置，對(duì)于學(xué)習(xí)dsp編程很有幫助
標(biāo)簽： dvb-mpeg 碼流 實(shí)驗(yàn)室 項(xiàng)目
上傳時(shí)間： 2015-05-10
上傳用戶：stampede
一個(gè)綜合管理的程序,包含ie屬性調(diào)用,控制面版打開(kāi),解鎖注冊(cè)表，資源管理器，和文本編輯器的程序
上傳時(shí)間： 2013-12-08
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