本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現(xiàn)復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統(tǒng)的實現(xiàn)方案，利用MATLAB對該系統(tǒng)進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現(xiàn)了基于FPGA的FFT處理器，并通過對一組數(shù)據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現(xiàn)，通過捕獲的FPGA時序仿真波形，證明了該系統(tǒng)已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統(tǒng)的接收機相近，因此該課題的研究對我國衛(wèi)星導航事業(yè)的發(fā)展起到了積極的推動作用。
上傳時間： 2013-08-06
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隨著計算機科學在人機交互領域的極大發(fā)展，作為人臉信息處理中的一項關鍵技術，人臉檢測現(xiàn)在已經成為模式識別，計算機視覺和人機交互領域不可缺少的一部分。但是，人臉檢測算法存在計算量大、速度慢等缺點。軟件實現(xiàn)方式無法達到實時處理要求，而現(xiàn)有的硬件實現(xiàn)需要占用大量硬件資源。 本文針對現(xiàn)有人臉檢測硬件實現(xiàn)的缺點，通過對Adaboost算法和現(xiàn)有硬件結構的分析，提出了雙流水線硬件檢測架構：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺驗證成功，達到實時檢測的標準。具體工作和創(chuàng)新點包括如下幾點： 介紹了人臉檢測的原理以及人臉檢測經典算法。其中，詳細介紹了Adaboost算法。 對現(xiàn)有的結構進行詳細分析。指出現(xiàn)有各架構的缺點，即資源占用多，檢測速度慢。針對這兩個問題，本文提出了一個適合嵌入式應用的掃描窗口、特征向量雙流水線檢測硬件架構，詳細說明了該架構的工作原理，并在該架構基礎上，通過加入預測加載技術，進一步提高檢測速度。隨后，采用存儲器訪問效率，架構內部存儲單元大小，檢測時間長短，運算單元數(shù)量四個標準，詳細比較了新架構和現(xiàn)有架構的差別，顯示出新架構的優(yōu)勢。 基于提出的架構，給出了Adaboost人臉檢測系統(tǒng)的VLSI實現(xiàn)方案。本文中，采用自頂向下的設計方法將人臉檢測系統(tǒng)分成若干個子模塊，然后對每個子模塊進行詳細的設計和說明，給出了每個子模塊的硬件架構、狀態(tài)轉換以及verilog實現(xiàn)后的仿真波形。 采用Xilinx公司的VII Pro FPGA開發(fā)板完成人臉檢測系統(tǒng)的硬件驗證。FPGA驗證結果表明對于QCIF分辨率的視頻圖像，人臉檢測系統(tǒng)能夠達到50fps的檢測速度，滿足實時檢測的要求。
上傳時間： 2013-06-15
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H.264/AVC是國際電信聯(lián)盟與國際標準化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設計，這些優(yōu)化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-22
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隨著圖像分辨率的越來越高，軟件實現(xiàn)的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現(xiàn)了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現(xiàn)，根據不同的圖像處理算法可以獨立實現(xiàn)。架構為計算模塊實現(xiàn)了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現(xiàn)了排序濾波，中值濾波，卷積運算及高斯濾波，形態(tài)學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實現(xiàn)圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發(fā)現(xiàn)FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現(xiàn)FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。
上傳時間： 2013-07-29
上傳用戶：愛順不順
在數(shù)字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結構；而概率譯碼不僅基于碼的代數(shù)結構，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設計方法和設計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統(tǒng)的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
上傳用戶：tedo811
本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數(shù)分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優(yōu)的性能。
上傳時間： 2013-06-01
上傳用戶：JGR2013
目前，數(shù)字信號處理廣泛應用于通信、雷達、聲納、語音與圖像處理等領域，信號處理算法理論己趨于成熟，但其具體硬件實現(xiàn)方法卻值得探討。FPGA是近年來廣泛應用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優(yōu)點，大大推動了數(shù)字系統(tǒng)設計的單片化、自動化，縮短了單片數(shù)字系統(tǒng)的設計周期、提高了設計的靈活性和可靠性，在超高速信號處理和實時測控方面有非常廣泛的應用。本文對FPGA的數(shù)據采集與處理技術進行研究，基于FPGA在數(shù)據采樣控制和信號處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點，把FPGA作為整個數(shù)據采集與處理系統(tǒng)的控制核心。主要研究內容如下： FPGA的單片系統(tǒng)研究。針對數(shù)據采集與處理，對FPGA進行選型，設計了基于FPGA的單片系統(tǒng)的結構。把整個控制系統(tǒng)分為三個部分：多通道采樣控制模塊，數(shù)據處理模塊，存儲控制模塊。 多通道采樣控制模塊的設計。利用4片AD7506和一片AD7862對64路模擬量進行周期采樣，分別設計了通道選擇控制模塊和A/D轉換控制模塊，并進行了仿真，完成了基于FPGA的多通道采樣控制。 數(shù)據處理模塊的設計。FFT算法在數(shù)字信號處理中占有重要的地位，因此本文研究了FFT的硬件實現(xiàn)結構，提出了用FPGA實現(xiàn)FFT的一種設計思想，給出了總體實現(xiàn)框圖。分別設計了旋轉因子復數(shù)乘法器，碟形運算單元，存儲器，控制器，并分別進行了仿真。重點設計實現(xiàn)了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設計實現(xiàn)了蝶形處理單元中的旋轉因子乘法器，從而提高了蝶形處理器的運算速度，降低了運算復雜度。理論分析和仿真結果表明，狀態(tài)機控制器成功地對各個模塊進行了有序、協(xié)調的控制。 存儲控制模塊的設計。利用閃存芯片K9K1G08UOA對采集處理后的數(shù)據進行存儲，設計了FPGA與閃存的硬件連接，設計了存儲控制模塊。 本文對FFT算法的硬件實現(xiàn)進行了研究，結合單片系統(tǒng)的特點，把整個系統(tǒng)分為多通道采樣控制模塊，數(shù)據處理模塊，存儲控制模塊進行設計和仿真。設計采用VHDL編寫程序的源代碼。仿真測試結果表明，此FPGA單片系統(tǒng)可完成對實時信號的高速采集與處理。
上傳時間： 2013-04-24
上傳用戶：362279997
近年來，隨著多媒體技術的迅猛發(fā)展，電子、計算機、通訊和娛樂之間的相互融合、滲透越來越多，而數(shù)字音頻技術則是應用最為廣泛的技術之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數(shù)字音頻的解決方案，在便攜式多媒體產品中得到了廣泛流行。 在已有的便攜式MP3系統(tǒng)實現(xiàn)方案中，低速處理器與專用硬件結合的SOC設計方案結合了硬件實現(xiàn)方式和軟件實現(xiàn)方式的優(yōu)點，具有成本低、升級容易、功能豐富等特點。IMDCT(反向改進離散余弦變換)是編解碼算法中一個運算量大調用頻率高的運算步驟，因此適于硬件實現(xiàn)，以降低處理器的開銷和功耗，來提高整個系統(tǒng)的性能。 本文首先闡述了MP3音頻編解碼標準和流程，以及IMDCT常用的各種實現(xiàn)算法。在此基礎上選擇了適于硬件實現(xiàn)的遞歸循環(huán)實現(xiàn)方法，并在已有算法的基礎上進行了改進，減小了所需硬件資源需求并保持了運算速度。接著提出了模塊總體設計方案，結合算法進行了實現(xiàn)結構的優(yōu)化，并在EDA環(huán)境下具體實現(xiàn)，用硬件描述語言設計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實現(xiàn)了IMDCT，經驗證功能正確。
上傳時間： 2013-05-31
上傳用戶：Minly
擴頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點。在近年來得到了迅速的發(fā)展。本論文主要討論和實現(xiàn)了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統(tǒng)和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發(fā)平臺Quarus Ⅱ5.0實現(xiàn)了相關設計。 整個系統(tǒng)分為兩個部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統(tǒng)的特點以及相關技術的國內外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復雜度，用改進型CORDIC算法實現(xiàn)NCO來方便的進行擴展。 接著，論文給出了系統(tǒng)總體設計和發(fā)送及接受子系統(tǒng)的各個功能模塊的實現(xiàn)分析以及在Quartus Ⅱ5.0上的實現(xiàn)細節(jié)，給出了仿真結果。 然后論文介紹了整個系統(tǒng)的硬件電路設計和它在真實系統(tǒng)中連機調試所得到的測試結果，結果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-05-23
上傳用戶：磊子226
隨著科學技術的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現(xiàn)網絡視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術意義與實用意義， 本課題所設計的網絡視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數(shù)據，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統(tǒng)，闡述了雙軟核設計中定制連接、內存芯片共享、數(shù)據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現(xiàn)是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸?shù)拇a流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯(lián)合調試，構建完整的網絡視頻監(jiān)控系統(tǒng)， 實驗結果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標簽： H264 FPGA 網絡視頻監(jiān)控
上傳時間： 2013-04-24
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