逆變控制器的發展經歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統，并從數模混合電路過渡到純數字控制的歷程。但是，通用微處理芯片是為一般目的而設計，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實現技術的研究越來越受到關注，已成為逆變控制器發展的新方向之一。本文利用一個成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實現技術，依次對專用芯片的系統功能劃分，硬件算法，全系統的硬件設計及優化，流水線操作和并行化，芯片運行穩定性等問題進行了初步研究。首先引述了單相電壓型PWM逆變器連續時間和離散時間的數學模型，以及基于極點配置的單相電壓型PWM逆變器電流內環電壓外環雙閉環控制系統的設計過程，同時給出了仿真結果，仿真表明此系統具有很好的動、靜態性能，并且具有自動限流功能，提高了系統的可靠性。緊接著分析了FPGA器件的特征和結構。在給出本芯片應用目標的基礎上，制定了FPGA目標器件的選擇原則和芯片的技術規格，完成了器件選型及相關的開發環境和工具的選取。然后系統闡述了復雜FPGA設計的設計方法學，詳細介紹了基于FPGA的ASIC設計流程，概要介紹了僅使用QuartusII的開發流程，以及Modelsim、SynplifyPro、QuartusII結合使用的開發流程。在此基礎上，進行了芯片系統功能劃分，針對：DDS標準正弦波發生器，電壓電流雙環控制算法單元，硬件PI算法單元，SPWM產生器，三角波發生器，死區控制器，數據流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設計。分析了全數字鎖相環的結構和模型，以此為基礎，設計了一種應用于逆變器的，用比例積分方法替代傳統鎖相系統中的環路濾波，用相位累加器實現數控振蕩器（DCO）功能的高精度二階全數字鎖相環（DPLL）。分析了“流水線操作”等設計優化問題，并針對逆變器控制系統中，控制系統算法呈多層結構，且層與層之間還有數據流聯系，其執行順序和數據流的走向較為復雜，不利于直接采用流水線技術進行設計的特點，提出一種全新的“分層多級流水線”設計技術，有效地解決了復雜控制系統的流水線優化設計問題。本文最后對芯片運行穩定性等問題進行了初步研究。指出了設計中的“競爭冒險”和飽受困擾之苦的“亞穩態”問題，分析了產生機理，并給出了常用的解決措施。
上傳時間： 2013-05-28
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信息化社會的到來以及IP技術的興起，正深刻的改變著電信網絡的面貌以及未來技術發展的走向。無線通信技術的發展為實現數字化社區提供了有力的保證。而視頻通信則成為多媒體業務的核心。如何在環境惡劣的無線環境中，實時傳輸高質量的視頻面臨著巨大的挑戰，因此這也成為人們的研究熱點。 對于無線移動信道來說，網絡的可用帶寬是有限的。由于多徑、衰落、時延擴展、噪聲影響和信道干擾等原因，無線移動通信不僅具有帶寬波動的特點，而且信道誤碼率高，經常會出現連續的、突發性的傳輸錯誤。無線信道可用帶寬與傳輸速率的時變特性，使得傳輸的可靠性大為降低。 視頻播放具有嚴格的實時性要求，這就要求網絡為視頻的傳輸提供足夠的帶寬.有保障的延時和誤碼率。為了獲得可接受的重建視頻質量，視頻傳輸至少需要28Kbps左右的帶寬。而且視頻傳輸對時延非常敏感。然而無線移動網絡卻無法提供可靠的服務質量。 基于無線視頻通信面臨的挑戰，本文在對新一代視頻編碼國際標準H.264/AVC研究的基礎上，主要在提高其編碼效率和H.264的無線傳輸抗誤碼性能，以及如何在嵌入式環境下實現H.264解碼器進行了研究。 結合低碼率和幀內刷新，提出一種針對感興趣區的可變幀內刷新方法。實驗表明該方法可以使用較少的碼率對感興趣區域進行更好的錯誤控制，以提高區域圖像質量，同時能根據感興趣區及信道的狀況自動調整宏塊刷新數量，充分利用有限的碼率。 為了有效的平衡編碼效率和抗誤碼能力的之間的矛盾，筆者提出了一種自適應FMO(Flexible Macroblock Order)編碼方法，可根據圖像的復雜度自適應地選擇編碼所需的FMO模式。仿真結果表明這種FMO編碼方式完全可行，且在運動復雜度頻繁變化時效果更加明顯，完全可應用在環境惡劣的無線信道中。 在對嵌入式PXA270硬件結構和X264研究的基礎上，基本實現了基于H.264的嵌入式解碼，在PXA270基礎上進行環境的配置，定制WirtCE操作系統，并編譯、產生開發所用的SDK和下載內核到目標機。利用開發工具EVC實現在PC機上的實時開發和在線仿真調試，最終實現了對無差錯H.264碼流實時解碼。
上傳時間： 2013-06-18
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本文介紹了通訊協議轉換器研究的背景意義和目前國內外發展的現狀，并詳細敘述了所選方案的設計過程。本協議轉換器的豐控制芯片采用了基于ARM7內核的32位微控制芯片LPC2212，提供了高速穩定的硬件平臺。操作系統采用實時嵌入式操作系統μC/OS-Ⅱ，工作穩定，實時性強，移植方便。 本文的豐要內容如下：整體的設計思路，結構組成；系統硬件的設計，豐要包括網絡接口電路，USB接口電路，以及串口擴展電路；TCP/IP協議，豐要包括TCP協議，IP協議，ARP協議等；USB協議，豐要包括USB設備構架，USB數據流模型；串口數據轉以太網數據和 USB 數據以及太網數據和 USB 數據轉串口數據；嵌入式實時操作系統μC/OS-Ⅱ，豐要包括信號量，消息郵箱，消息隊列等；操作系統的移植，豐要包括與處理器相關的文件的改寫。整個系統的硬件和底層軟件部分已經完成，經串口調試軟件、USB總線監測軟件以及以太網數據監測軟件進行實際的收發數據實驗，驗證了方案的合理性。 在USB和以太網驅動程序的編寫中，查閱了大量的相關資料。對于USB協議，重點分析了USB協議的架構和數據流模型。對于TCP/IP協議，仔細分析了其封裝和分用，分析了TCP協議、IP協議、ARP協議的原理及程序的實現。對于操作系統的移植，給出了具體的實現步驟，并給出了豐要的代碼。
上傳時間： 2013-06-10
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ISO和ITU-T制定的一系列視頻編碼國際標準的推出，開創了視頻通信和存儲應用的新紀元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個共同的不斷追求的目標，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質量。 本課題的研究建立在目前主流的壓縮算法的基礎上，綜合出各種標準中實現途徑的共性和優勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統配置靈活、資源豐富的特點，建立一個可重構的內核處理模塊。進一步的完善算法(運算速度、精度)和外圍系統后，就可作為專用視頻壓縮編碼器進行門級電路設計的原型，構建一個片上可編程的獨立系統。 編碼器設計有良好的應用前景，通過使用離散余弦變換和熵編碼，對運動圖像從空間上進行壓縮編碼，使得編碼后的數據流適合于傳輸、通信、存儲和編輯等方面的要求。同時，系統的設計將解碼的工作量大幅度降低，功能模塊在作適當的改動后可為解碼器的參考設計使用。 研究所涉及的各功能模塊都進行了系統性的仿真和綜合，滿足工程樣機的前期研發需要。
上傳時間： 2013-04-24
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隨著空間科學任務的增加,需要處理的空間科學數據量激增,要求建立一個高速的空間數據連接網絡.高速復接器作為空間飛行器星上網絡的關鍵設備,其性能對整個空間數據網絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數據進行數據打包、信道選通調度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續設計硬件電路,設計出的實際電路實現了將來自兩個不同速率的信源數據(1394總線數據和1553B總線數據)復接成一路符合CCSDS協議的位流業務數據.在實驗調試中對FPGA的輸出數據進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片FPGA設計高速復接器,大幅度提高了數據的復接速率,可應用于未來的星載高速數據系統中,能夠完成在軌系統的數據復接任務.
上傳時間： 2013-07-17
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電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業的發展，對我國廣播業開發技術、信號的傳輸質量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現有技術，以滿足人民群眾日益增長的需求。 本論文主要分析了現行廣播發射臺的數字廣播激勵器輸入接口的不足之處，根據歐洲ETS300799標準，實現了一種激勵器輸入接口的解決方案，這種方案將復接器送來的ETI(NA,G704)格式的碼流轉換成符合ETS300799標準ETI(NI)的標準碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強，提高了節目從演播室到發射臺的傳輸質量，特別是實時直播節目要求信號質量比較好時具有更大的作用。 本論文利用校驗位為奇數個的RS碼，對可檢不可糾的錯誤發出報警信號，通過其它方法替代原有信號，對音質影響不大，節省了糾正這個錯誤的資源和開發成本。 同時，我們采用FPGA硬件開發平臺和VHDL硬件描述語言編寫代碼實現硬件功能，而不采用專用芯片實現功能，使得修改電路和升級變得異常方便，大大提高了開發產品的效率，降低了成本。 經過軟件仿真和硬件驗證，本系統已經基本實現了預想的功能，擴展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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通過駐極體話筒對音樂聲量進行采集后，把采集的信號進行放大整流濾波，并通過555構成的壓控振蕩器把音樂的聲量信號轉化成變化的振蕩頻率，即通過聲量的大小來產生相應頻率的振蕩信號，再經過二進制計數器對該振蕩輸出的脈沖進行計數輸出四種不同的狀態，通過二-四譯碼器對計數器輸出狀態進行譯碼產生相應的選通信號控制燈流接口電路 ，接口電路驅動一列信號指示燈,實現燈流速度隨音樂聲量大小而相應變化的效果。
上傳時間： 2013-04-24
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隨著嵌入式系統以及流媒體技術的快速發展，基于嵌入式系統實現可視電話、視頻點播、視頻會議等功能已經成為當前的熱點研究領域。這樣的系統通常具有小型化、低功耗、低成本、穩定可靠、便于攜帶等特點。 本文旨在研究流媒體以及嵌入式系統的相關技術，基于ARM9處理器平臺實現一種基于嵌入式系統的流媒體播放器。該播放器的硬件平臺以32位高性能ARM9處理器為核心進行規劃，在此基礎上，采用嵌入式Linux操作系統、MPEG-4視頻解碼技術和流媒體網絡傳輸技術進行設計。 本文的主要貢獻體現在以下六個方面： l、分析嵌入式流媒體播放器的功能需求和技術特點，對嵌入式流媒體播放器的總體實現方案進行設計。 2、研究嵌入式Linux系統設計方法，基于ARM處理器平臺構建嵌入式Linux操作系統。這部分的工作包括嵌入式BootLoader的移植、Linux內核的配置與編譯以及根文件系統的創建。 3、研究MPEG-4視頻壓縮標準，基于ARM-Linux系統平臺移植MPEG-4視頻解碼器。 4、研究ARM體系結構以及基于ARM平臺的嵌入式軟件優化方法，對所移植的MPEG-4視頻解碼器進行平臺相關優化。 5、研究視頻通信中的錯誤隱藏技術，針對錯誤隱藏過程中傳統邊界匹配算法對邊緣匹配的局限性，提出了一種改進的基于時域與空域平滑性的邊界匹配算法。 6、研究流媒體網絡傳輸的相關技術協議，基于RTSP/RTP/RTCP協議實現了一個基本的MPEG-4視頻流實時傳輸系統。
上傳時間： 2013-05-16
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數據壓縮率：在同等編碼質量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現很高的數據壓縮率，但這是以增加實現的復雜性為代價的。在已有的硬件實現方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現流程，并在仔細分析了H.264/AVC碼流結構的基礎上，總結出了影響CABAC解碼效率的各個環節，并以此為出發點，對CABAC解碼所需中的各個功能模塊進行了優化設計，設計出一種新的CABAC解碼器結構，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據CABAC的碼流結構特性，采用4個子解碼器級聯的方式來進一步提高解碼速率。 最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結果顯示，該CABAC解碼器結構顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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在傳統的電力電子電路中，DC/DC變換器通常采用模擬電路實現電壓或電流的控制。數字控制與模擬控制相比，有著顯著的優點，數字控制可以實現復雜的控制策略，同時大大提高系統的可靠性和靈活性，并易于實現系統的智能化。但目前數字控制基本上限于電力傳動領域，DC/DC變換器由于其開關頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發生等大多采用專用控制芯片實現。FPGA由于其快速性、靈活性及保密性等優點，近年來在數字控制領域受到越來越多的關注。基于FPGA的DC/DC變換器是電力電子領域重要的研究方向之一。本文研究了同步Buck變換器的建模、設計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發板實現了Buck變換器的全數字控制。 論文首先從Buck變換器的理論分析入手，根據它的物理特性，研究了該變換器的狀態空間平均模型和小信號分析。為了獲得高性能的開關電源，提出并分析了混雜模型設計方案，然后進行了控制器設計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結果。論文還著重論述了開關電源的數字控制器部分，數字控制器一般由三個主要功能模塊組成：模數轉換器、數字脈寬調制器(Digital PulseWidth Modulation：DPWM)和數字補償器。文中重點研究了DPWM和數字補償器，闡述了目前高頻數字控制變換器中存在的主要問題，特別是高頻狀態下DPWM分辨率較低，影響控制精度，甚至引起極限環(Limit Cycling)現象，對DPWM分辨率的提高與系統硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設計了兩種數字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統性能的目的。 設計完成后，作者使用ISE 9.1i軟件進行了FPGA實現的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設計，采用32MHz的硬件晶振實現了11-bit的DPWM分辨率，開關頻率達到1MHz，得到了滿意的系統性能，論文最后給出了仿真和實驗結果。
上傳時間： 2013-07-23
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