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譯碼

譯碼是編碼的逆過程,同時去掉比特流在傳播過程中混入的噪聲。利用譯碼表把文字譯成一組組數碼或用譯碼表將代表某一項信息的一系列信號譯成文字的過程稱之為譯碼
  • viterbi譯碼器的一種fpga實現

    viterbi譯碼器的一種fpga實現.是一個cs252\r\n的project的result\r\n供大家研究用

    標簽: viterbi fpga 譯碼

    上傳時間: 2013-09-06

    上傳用戶:dsgkjgkjg

  • 譯碼器及應用

    譯碼器及應用

    標簽: 譯碼

    上傳時間: 2013-10-14

    上傳用戶:shfanqiwei

  • 編碼譯碼集成電路VD5026 VD5027

      VD5026,VD5027是CMOS大規模數字集成電路(見圖1)。前者是編碼器,后者是譯碼器。他們組合應用起來構成一個發射—接收數字編譯碼系統。

    標簽: VD 5026 5027 編碼譯碼

    上傳時間: 2013-12-26

    上傳用戶:jennyzai

  • CD4511譯碼

    CD4511譯碼

    標簽: 4511 CD 譯碼

    上傳時間: 2013-11-15

    上傳用戶:honyeal

  • 基于單片機系統的(24,16)循環碼編碼、譯碼方案

      在理論分析循環碼編碼和譯碼基本原理的基礎上,提出了基于單片機系統的(24,16)循環碼軟件實現編碼、譯碼的方案。仿真結果表明(24,16)循環碼能有效地克服來自通訊信道的干擾,保證數據通信的可靠及系統的穩定,使誤碼率大幅度降低。本論文對(24,16)循環碼的研究結果表明,可以有效地降低錯誤概率和提高系統的吞吐量,實現糾錯僅需要在接收端增加有限的存儲空間和計算復雜度,具有一定的實用價值。   Abstract:   Based on analyzing the theory of encoding and decoding of cyclic code, this paper showed the schemes of encoding and decoding of(24,16)cyclic code by the software and based on microcontroller. Simulation results show that using (24,16) cyclic codes can effectively overcome the interference from communication channel, ensure the reliability and stability of data communication systems, and reduce the bit error rate greatly. The results of this paper show that by using the (24,16) cyclic code, the error rate can be reduced and the system throughput can be improved. Meanwhile, the system only needs to enlarge limited storage space and computation the complexity at the receiving end to realize error correction. Thus the (24,16) cyclic code has a practical value.  

    標簽: 24 16 單片機系統 循環碼

    上傳時間: 2013-11-09

    上傳用戶:gaoliangncepu

  • 74LS138譯碼器應用--基于8051+Proteus仿真

    74LS138譯碼器應用--基于8051+Proteus仿真

    標簽: Proteus 8051 138 74

    上傳時間: 2013-10-29

    上傳用戶:taozhihua1314

  • 74HC154譯碼器應用(基于8051+Proteus仿真)

    單片機C語言程序設計實訓——基于8051+Proteus仿真案例:74HC154譯碼器應用

    標簽: Proteus 8051 154 74

    上傳時間: 2013-10-13

    上傳用戶:yjj631

  • 改進的Max-Log-Map譯碼算法的DSP實現

    針對傳統的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點,本文對傳統的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結構圖,便于DSP實現;將原始幀均分為多個子塊,設計子塊間的并行運算以減小系統延遲;子塊內采取進一步地優化措施,以減小數據存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結果表明了算法的可實現性與可靠性。

    標簽: Max-Log-Map DSP 譯碼算法

    上傳時間: 2013-11-08

    上傳用戶:a296386173

  • 基于FPGA的曼徹斯特編譯碼電路設計

    一種基于FPGA的曼徹斯特編譯碼電路設計

    標簽: FPGA 曼徹斯特 譯碼 電路設計

    上傳時間: 2013-11-14

    上傳用戶:geshaowei

  • 基于FPGA的RS碼譯碼器的設計

    介紹了符合CCSDS標準的RS(255,223)碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法,主要包括了修正后的無逆BM迭代譯碼算法,錢搜索算法和Forney算法。采用了三級流水線結構實現,減小了譯碼器的時延,提高了譯碼的速率,使用了VHDL語言完成譯碼器的設計與實現。測試表明,該譯碼器性能優良,適用于高速通信。

    標簽: FPGA RS碼 譯碼

    上傳時間: 2013-10-17

    上傳用戶:cc1915

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