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負(fù)(fù)相關(guān)(guān)

Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊

Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。

標(biāo)簽： Verilog DDS 正弦信號發(fā)生器模塊

上傳時(shí)間： 2013-08-28

上傳用戶：asdfasdfd
使8051能訪問整個(gè)128KB的RAM空間和128KB的FlashRom空間,在CPLD內(nèi)建兩個(gè)寄存器\r\n

8051工作于11.0592MHZ,RAM擴(kuò)展為128KB的628128,FlashRom擴(kuò)展為128KB的AT29C010A\r\n 128KB的RAM分成4個(gè)區(qū)(Bank) 地址分配為0x0000-0x7FFF\r\n 128KB的FlashRom分成8個(gè)區(qū)(Bank) 地址分配為0x8000-0xBFFF\r\n 為了使8051能訪問整個(gè)128KB的RAM空間和128KB的FlashRom空間,在CPLD內(nèi)建兩個(gè)寄存器\r\n RamBankReg和FlashRomBankReg用于存放高位地址

標(biāo)簽： 128 FlashRom 8051 KB

上傳時(shí)間： 2013-08-30

上傳用戶：cainaifa
自己現(xiàn)在用的CPLD下載線原理圖用74HC244芯片\r\n

自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式

標(biāo)簽： CPLD 244 74 HC

上傳時(shí)間： 2013-08-31

上傳用戶：dancnc
<快學(xué)易用Protel99se>\r\n

\r\n經(jīng)典的Protel99se入門教程，孫輝著北京郵電大學(xué)出版社出版

標(biāo)簽： Protel 99 se

上傳時(shí)間： 2013-09-11

上傳用戶：Yukiseop
意法半導(dǎo)體靜電計(jì)單相組合解決方案

意法半導(dǎo)體靜電計(jì)單相組合解決方案圖意法半導(dǎo)體靜電計(jì)單相組合解決方案

標(biāo)簽： 半導(dǎo)體靜電計(jì) 單相組合

上傳時(shí)間： 2013-10-23

上傳用戶：Aidane
2012TI杯A題終極資料-鎖相放大器模塊-終稿

鎖相放大器資料。

標(biāo)簽： 2012 TI 鎖相放大器模塊

上傳時(shí)間： 2013-11-28

上傳用戶：life840315
鎖相環(huán)基本原理

鎖相環(huán)

標(biāo)簽： 鎖相環(huán)

上傳時(shí)間： 2014-12-23

上傳用戶：李哈哈哈
4046鎖相環(huán)功率超聲電源的頻率跟蹤電路

4046鎖相環(huán)功率超聲電源的頻率跟蹤電路值得參考

標(biāo)簽： 4046 鎖相環(huán) 功率超聲電源

上傳時(shí)間： 2013-10-08

上傳用戶：bhqrd30
基于鎖相放大原理的微弱信號檢測電路

針對目前成品鎖相放大器價(jià)格昂貴且體積大，傳統(tǒng)窄帶濾波法性能和靈活性差的特點(diǎn)，設(shè)計(jì)了基于鎖相放大器原理的微弱信號檢測電路。本電路采用單片機(jī)作為激勵(lì)信號和參考信號的發(fā)生器，利用帶關(guān)斷引腳的運(yùn)放實(shí)現(xiàn)相敏檢波器，整個(gè)電路僅使用了5個(gè)運(yùn)算放大器和一些阻容元件。實(shí)驗(yàn)表明，本電路能實(shí)現(xiàn)了從信噪比為0.1的被測信號中提取有用信號幅值的功能，測量誤差控制在5%以內(nèi)。由于本電路有實(shí)現(xiàn)簡單和成本低的特點(diǎn)，稍加修改后可作為模塊電路用到其他測量系統(tǒng)當(dāng)中。

標(biāo)簽： 鎖相放大微弱信號檢測電路

上傳時(shí)間： 2014-12-23

上傳用戶：開懷常笑
基于多環(huán)鎖相寬帶細(xì)步進(jìn)頻率合成器的設(shè)計(jì)

為了滿足寬頻段、細(xì)步進(jìn)頻率綜合器的工程需求，對基于多環(huán)鎖相的頻率合成器進(jìn)行了分析和研究。在對比傳統(tǒng)單環(huán)鎖相技術(shù)基礎(chǔ)上，介紹了采用DDS+PLL多環(huán)技術(shù)實(shí)現(xiàn)寬帶細(xì)步進(jìn)頻綜，輸出頻段10~13 GHz，頻率步進(jìn)10 kHz，相位噪聲達(dá)到-92 dBc/Hz@1 kHz，雜散抑制達(dá)到-68 dBc，滿足實(shí)際工程應(yīng)用需求。

標(biāo)簽： 鎖相寬帶合成器步進(jìn)頻率

上傳時(shí)間： 2013-10-12

上傳用戶：Late_Li

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