是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
上傳用戶：zhangzhenyu
這是用MATLAB寫的一個CS算法的列子，希望對大家有用，
標簽： MATLAB 算法
上傳時間： 2013-12-24
上傳用戶：luke5347
使用硬體描述語言HDL 設計硬體電路，臺灣人寫的PPT講義，非常不錯。VHDL硬件設計入門學習。VHDL基本語法架構，VHDL的零件庫(Library)及包裝(Package)等內容。
標簽： HDL
上傳時間： 2014-01-22
上傳用戶：cxl274287265
windows核心編程chm附源代碼 本書在高階技術(尤涉作業系統核心)方面居崇高位,不少名書也常推薦此書以補不足。本書基本以作業系統觀念為主，輔以範例驗證之。讀者群設定在具備32位元Windows程式經驗者。"Richter在實作技巧是位高手。諸君，試安裝本書所附光碟片你就知道了，我只能用華麗兩字來形容。"引自臺灣候杰先生語。
標簽： windows chm 核心 系統
上傳時間： 2014-07-06
上傳用戶：水口鴻勝電器
clock_spliter 採用彈性設計 , 可調整週期寬度.
標簽： clock_spliter
上傳時間： 2013-12-27
上傳用戶：TF2015
用MATLAB實現哈夫曼編碼 中間使用了子函數
標簽： MATLAB 編碼 函數
上傳時間： 2014-01-16
上傳用戶：趙云興
FPGA可促進嵌入式系統設計改善即時應用性能，臺灣人寫的，關于FPGA應用的技術文章
標簽： FPGA 嵌入式 系統 性能
上傳時間： 2014-01-17
上傳用戶：ljt101007
設計并測試一個"人員"類。屬性包括：編號、性別、出生日期、身份證號等等。 //其中"出生日期"定義為一個"日期"類內嵌子對象。用成員函數實現對人員信息的錄入和顯示。 //要求包括：構造函數和析構函數、拷貝構造函數、內聯成員函數。
標簽： 函數 測試 定義 內嵌
上傳時間： 2013-12-12
上傳用戶：a3318966
用完成例程方式實現的重疊I/O模型的列子
標簽： 方式 模型
上傳時間： 2013-12-15
上傳用戶：weiwolkt
delphi登陸窗體的制作,就我知道的,可以有兩種方法,一種是在工程文件中實現登陸窗體的動態調用,另一種就是在主窗體的OnCreate事件中動態創建登陸窗體,兩種方法都需要將主窗體設置為Auto-create form,將登陸窗體設
標簽： OnCreate Auto-cr delphi 工程
上傳時間： 2016-08-04
上傳用戶：gtzj
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