開關(guān)電源變換器ridley的博士論文，很經(jīng)典
標(biāo)簽： 開關(guān)電源 變換器 小信號建模
上傳時間： 2013-04-24
上傳用戶：afeiafei309
進(jìn)入20世紀(jì)90年代后，隨著全球信息化、智能化、網(wǎng)絡(luò)化的發(fā)展，嵌入式系統(tǒng)技術(shù)獲得了前所未有的發(fā)展空間。 嵌入式系統(tǒng)的最大特點之_是其所具有的目的性或針對性，即每一套嵌入式系統(tǒng)的開發(fā)設(shè)計都有其特殊的應(yīng)用場合與特定功能，這也是嵌入式系統(tǒng)與通剛的計算機系統(tǒng)最主要的區(qū)別。由于嵌入式系統(tǒng)是為特定的目的而設(shè)計的，且常常受到體積、成本、功能、處理能力等各種條件的限制。因此，如果可以最大限度地提高應(yīng)用系統(tǒng)硬件上和軟件上的靈活性，就可以用最低的成本，最少的時間，快速的完成功能的轉(zhuǎn)換。 本課題的目的在于提出并設(shè)計一種基于ARM(Advanced RISC Machines)和CPLD(Complex Programmable Logic Device)的可擴展功能嵌入式系統(tǒng)平臺，并完成了系統(tǒng)的硬件設(shè)計和PCI(Peripheral Component Interconnect)橋的固件設(shè)計。設(shè)計過程中采用美國ALTIUM公司的ALTIUM DESIGNER 6.0 EDA軟件開發(fā)了系統(tǒng)的硬件部分。在整個硬件開發(fā)環(huán)節(jié)中，充分采用高速PCB(Printed Circuit Board)的設(shè)計原則，并進(jìn)行全面的電路仿真試驗，保證了硬件系統(tǒng)的高度可靠性。本系統(tǒng)承襲了ARM7系列處理器高性能、低功耗、低成本的優(yōu)點，并充分考慮到用戶的需要，擴展了多種常用的外部設(shè)備接口以及藍(lán)牙無線接口等，為將米各種可能的應(yīng)用提供了完善的硬件基礎(chǔ)。概括總結(jié)起來本文具體工作如下： 1．完全自主設(shè)計了具有高擴展性的基于LPC2292嵌入式處理器的嵌入式系統(tǒng)應(yīng)用開發(fā)平臺。基于該硬件平臺，可以實現(xiàn)許多基于ARM架構(gòu)處理器的嵌入式應(yīng)剛而無需對硬什系統(tǒng)作出大的改變，如多協(xié)議轉(zhuǎn)換器、CAN(Control Area Network)總線網(wǎng)關(guān)、以太網(wǎng)關(guān)、各種工業(yè)控制應(yīng)用等。并在具體的設(shè)計實踐中，總結(jié)出了嵌入式系統(tǒng)硬件平臺的設(shè)計原則及設(shè)計方法。 2．完成了基于CPLD的PCI橋接芯片的同什設(shè)計，在ARM硬件平臺上成功擴展了PCI設(shè)備，成功解決了ARM處理器和PCI從設(shè)備之間通訊的問題。 3．完成了對所開發(fā)的嵌入式系統(tǒng)硬件平臺的測試工作，完成了基于AT89C51的PCI測試卡軟硬件設(shè)計。基于此測試卡，可以實現(xiàn)對系統(tǒng)中的PCI通訊功能進(jìn)行有效測試，以保證整個硬件系統(tǒng)正常、高效、穩(wěn)定地運行。本系統(tǒng)的設(shè)計完成，使其可以作為嵌入式應(yīng)用的二次開發(fā)或?qū)嶒炂脚_，用于工業(yè)產(chǎn)品開發(fā)及高校相關(guān)專業(yè)的實踐教學(xué)。
標(biāo)簽： CPLD ARM 擴展 嵌入式系統(tǒng)設(shè)計
上傳時間： 2013-05-22
上傳用戶：sztfjm
本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開發(fā)著手，研究了AES算法的設(shè)計原則、數(shù)學(xué)知識、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點利局限性。 針對ARM核的體系結(jié)構(gòu)及特點，對AES算法進(jìn)行了優(yōu)化設(shè)計，提出了從AES算法本身和其結(jié)構(gòu)兩個方面進(jìn)行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復(fù)雜的運算分別轉(zhuǎn)換為簡單的循環(huán)移位、乘和異或運算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數(shù)據(jù)進(jìn)行了并行輸入并行輸出的優(yōu)化設(shè)計；在密鑰擴展上的優(yōu)化設(shè)計是采用內(nèi)部擴展，即在進(jìn)行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執(zhí)行；加密和解密優(yōu)化設(shè)計是將輪函數(shù)查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據(jù)上述的優(yōu)化設(shè)計，基于ARM核嵌入式系統(tǒng)的ADS開發(fā)環(huán)境，提出了AES實現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實現(xiàn)方案以及測試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開發(fā)環(huán)境下對算法進(jìn)行了實現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗證。在性能測試的過程中應(yīng)用編譯器的優(yōu)化選項和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。
標(biāo)簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化
上傳時間： 2013-04-24
上傳用戶：liansi
嵌入式系統(tǒng)開發(fā)工具在開發(fā)過程中所起的作用日益突出，相關(guān)研究、技術(shù)也隨之不斷更新。隨著硬件性能不斷提升，很多智能家電、智能手機、甚至高端游戲機都采用了嵌入式系統(tǒng)作為平臺進(jìn)行開發(fā)。作為嵌入式開發(fā)的關(guān)鍵，調(diào)試環(huán)節(jié)成為嵌入式系統(tǒng)研發(fā)的主要瓶頸。在嵌入式硬件性能不斷提升的同時，嵌入式軟件規(guī)模也不斷擴大，因此調(diào)試難度也與日俱增。 本文首先簡要說明了嵌入式軟件的開發(fā)過程，回顧嵌入式交叉調(diào)試技術(shù)發(fā)展的各種技術(shù)。然后分析調(diào)試器整個框架和核心，介紹了調(diào)試器相關(guān)理論和設(shè)計思想，并分別研究、對比幾種調(diào)試技術(shù)實現(xiàn)途徑和方法，并對調(diào)試器中關(guān)鍵流程進(jìn)行詳細(xì)闡述。 然后，針對GDB所提供i386和SPARC架構(gòu)下遠(yuǎn)程調(diào)試環(huán)境代碼進(jìn)行分析，抽象出調(diào)試樁GDB進(jìn)行遠(yuǎn)程調(diào)試的核心流程，并根據(jù)具體硬件平臺差異在ARM處理器上進(jìn)行代碼和遠(yuǎn)程調(diào)試協(xié)議移植。本文編寫過程中所使用的硬件平臺是由使用ARM7處理器的S3C4510b開發(fā)板。進(jìn)入測試階段，又在S3C4480開發(fā)板上進(jìn)行了測試，對這套模式的可用性進(jìn)行了驗證。
標(biāo)簽： ARM GDB 遠(yuǎn)程調(diào)試 環(huán)境
上傳時間： 2013-08-04
上傳用戶：huyiming139
H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)，簡稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。 本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進(jìn)行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。 作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進(jìn)行了描述，用EDA軟件對其主要功能模塊進(jìn)行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。
上傳時間： 2013-06-04
上傳用戶：libenshu01
LDPC(低密度奇偶校驗碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實際通信系統(tǒng)是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計與實現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長的平方成正比，編碼復(fù)雜度大，成為編碼硬件實現(xiàn)的一個障礙；論文針對實際系統(tǒng)的預(yù)期指標(biāo)，通過對多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長，設(shè)計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對于每種編碼器，分別設(shè)計了其整體結(jié)構(gòu)，并對每種編碼器的功能模塊進(jìn)行深入研究，設(shè)計完成后利用第3方軟件MODELSIM對編碼器進(jìn)行了時序仿真；根據(jù)時序仿真結(jié)果和綜合報告對三種編碼方案進(jìn)行比較，最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實現(xiàn)的編碼方案。 最后，在FPGA中硬件實現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對其進(jìn)行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現(xiàn)性。
標(biāo)簽： LDPC FPGA 編碼器 實現(xiàn)研究
上傳時間： 2013-08-02
上傳用戶：林魚2016
LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時序控制復(fù)雜，如何實現(xiàn)LDPC碼譯碼器成為了人們研究的重點。 論文以基于FPGA實現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對譯碼算法選擇、譯碼數(shù)據(jù)量化、定點數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運算單元的FPGA設(shè)計和譯碼的時序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進(jìn)行了功能驗證和時序驗證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實現(xiàn)研究
上傳時間： 2013-04-24
上傳用戶：1234567890qqq
近年來，移動通信技術(shù)在全球范圍內(nèi)得到了迅猛的發(fā)展及應(yīng)用，各種全新的無線通信概念層出不窮、各種新的體制及其關(guān)鍵技術(shù)日新月異。由于正交頻分復(fù)用(OFDM)技術(shù)可以高效地利用頻譜資源并有效地對抗頻率選擇性衰落，多入多出(MIMO)利用多個天線實現(xiàn)多發(fā)多收，在不增加帶寬和發(fā)送功率的情況下，可以成倍提高信道容量，因此OFDM-MIMO技術(shù)被廣泛認(rèn)為是后三代通信系統(tǒng)(B3G)的關(guān)鍵技術(shù)，是當(dāng)今移動通信領(lǐng)域研究的熱點。 本文對OFDM-MIMO通信系統(tǒng)接收機的關(guān)鍵技術(shù)--數(shù)字下變頻，OFDM同步、解調(diào)進(jìn)行了相關(guān)研究，在多天線接收板的XC2VP70-5FF1704芯片上，完成了數(shù)字下變頻，OFDM同步和解調(diào)的FPGA設(shè)計與實現(xiàn)。通過功能仿真、時序仿真、板級電路測試，驗證了該設(shè)計的正確性。 本文首先介紹了OFDM基本原理以其特點，然后對同步技術(shù)和數(shù)字下變頻技術(shù)作了相應(yīng)的介紹。同步是OFDM系統(tǒng)設(shè)計中的一項關(guān)鍵技術(shù)，即是針對系統(tǒng)中存在的時間偏差、頻率偏差進(jìn)行定時恢復(fù)、頻偏的估計與補償，來減少各種同步偏差對系統(tǒng)性能的影響。數(shù)字下變頻是軟件無線電的核心技術(shù)之一，其基本功能是從高速中頻數(shù)字信號中提取所需的窄帶信號，將其下變頻為基帶信號，降低數(shù)據(jù)率，以供后續(xù)DSP器件作進(jìn)一步處理。 在數(shù)字下變頻器的設(shè)計和實現(xiàn)方面，本文先介紹了數(shù)字下變頻器的原理和基本結(jié)構(gòu)，然后根據(jù)系統(tǒng)要求對其進(jìn)行了設(shè)計，并在實現(xiàn)上作了一些簡化，節(jié)約了硬件資源。 在對時間同步的設(shè)計和實現(xiàn)方面，本文采用了利用PN序列進(jìn)行時間同步的算法。在實現(xiàn)上根據(jù)系統(tǒng)實際情況將數(shù)據(jù)分為四路分別與本地PN碼做滑動相關(guān)運算，更有效的利用了同步數(shù)據(jù)，達(dá)到了更好的同步性能。 在OFDM的頻率同步的設(shè)計和實現(xiàn)方面，本文采用重復(fù)的PN碼兩兩相關(guān)來估計頻偏值，并聯(lián)合一個二階負(fù)反饋環(huán)路進(jìn)行補償。該算法利用環(huán)路自身噪聲帶寬抑制噪聲，提高頻率估計精度，并同時利用負(fù)反饋擴大頻偏估計范圍。本文在對算法的詳細(xì)研究分析的基礎(chǔ)上對其進(jìn)行了FPGA設(shè)計與實現(xiàn)。
上傳時間： 2013-04-24
上傳用戶：heminhao
利用AD650壓頻轉(zhuǎn)換器設(shè)計頻壓轉(zhuǎn)換器:
標(biāo)簽： 650 AD 壓頻轉(zhuǎn)換器 轉(zhuǎn)換器
上傳時間： 2013-06-03
上傳用戶：pinksun9
SEED-XDS560PLUS仿真器驅(qū)動
標(biāo)簽： SEED-XDS PLUS 560 仿真器
上傳時間： 2013-06-16
上傳用戶：tyler
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