資料壓縮的原理與應(yīng)用 二維8×8DCT轉(zhuǎn)換的C程式
標(biāo)簽： 8DCT 程式
上傳時(shí)間： 2016-03-21
上傳用戶：linlin
資料壓縮的原理與應(yīng)用二階段式小波轉(zhuǎn)換的C程式
標(biāo)簽： 段式 程式
上傳用戶：ainimao
是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
GB GIB5 互相轉(zhuǎn)換， 以及簡(jiǎn)體 正體 互相轉(zhuǎn)換。
標(biāo)簽： GIB5 GB
上傳時(shí)間： 2016-05-16
上傳用戶：tedo811
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
標(biāo)簽： Description Calculate integer 101000
上傳時(shí)間： 2014-01-25
上傳用戶：tonyshao
利用MSP430來實(shí)現(xiàn)DA轉(zhuǎn)換 罕布錯(cuò)用的
標(biāo)簽： MSP 430
上傳時(shí)間： 2014-08-27
上傳用戶：wyc199288
提供tiff檔案的讀取與轉(zhuǎn)換！內(nèi)含lib與dll及標(biāo)題檔等資料供設(shè)計(jì)者參考！
標(biāo)簽： tiff lib dll
上傳時(shí)間： 2016-08-11
上傳用戶：王小奇
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶：372825274
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