利用vhdl語言編寫百進制計數器（程序代碼）
標簽： 進制計數器
上傳時間： 2018-12-20
上傳用戶：你聽哦哦
學習7段數碼顯示譯碼器、十六進制計數器以及頂層連接模塊的Verilog設計； 2、掌握組合邏輯，時序邏輯以及用例化語句實現頂層模塊的Verilog設計方法； 3、熟悉QuartusⅡ的整個設計流程，仿真方法，引腳鎖定，下載及測試方法。
標簽： Verilog 十六進制 七段數碼 顯示器
上傳時間： 2019-05-30
上傳用戶：Lily_liu
M進制可逆計數器的設計、仿真及實驗
標簽： 進制 計數器 仿真 實驗
上傳時間： 2013-10-17
上傳用戶：oojj
該程序實現的是10進制的計數器，具有置位復位的功能。
標簽： 程序 進制 計數器
上傳時間： 2015-04-18
上傳用戶：sunjet
24,60,100進制的計數器，還有數字時鐘，歡迎下載哦~
標簽： 100 24 60 進制
上傳時間： 2013-12-07
上傳用戶：wweqas
該代碼是100進制可逆計數器的源代碼，已經在軟件上調試過了，比較有用的
標簽： 100 代碼 進制 計數器
上傳時間： 2015-08-23
上傳用戶：冇尾飛鉈
帶左拐的交通燈設計與25進制的加法計數器，Maxplus2軟件中的Verilog語言編寫
標簽： 交通燈 進制 加法 計數器
上傳時間： 2015-10-08
上傳用戶：Shaikh
60進制加法計數器設計時主要采用數電知識，采用清零法和反饋置數法進行電路設計。用兩片74161，采用反饋清零法進行電路設計，此時相當于設計兩個加法計數器，左邊的是高位片，此時的高位片在電路中相當于是一片六進制的加法計數器，逢六進清零，右邊的是低位片，相當于一個十進制的加法計數器，逢十清零，此電路采用置零法與反饋清零法用multisim中進行仿真
標簽： 進制 加法 計數器 數電
上傳時間： 2017-05-21
上傳用戶：ztj182002
使用VHDL實現16進制的計數器的算法程序
標簽： VHDL 進制 計數器 算法
上傳時間： 2013-12-06
上傳用戶：xuanjie
1.七段數碼管譯碼器 2.4人表決器 3.4進制加減法計數器~具有進位和借位功能
標簽： 2.4 3.4 七段數碼 譯碼器
上傳時間： 2013-12-20
上傳用戶：ecooo
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